2016EDAVerilog02模块与基本语法.pptVIP

* * * * * * * * * * * * * 又有个”e”来捣乱，虽然编译的时候编译器会区分 Under_score “_” * high impedance * * * 标识符中忌讳用“$” 注意，但是 Module可以，但强烈不建议这样作 键字是用于定义程序结构的预定义的标识符，关键字前不可以加转义标识符。Verilog中的关键字全部小写， 2005年必威体育精装版规定的语法关键字有123个，程序中其他标识符不可与关键字相同。 * RTL——寄存器传输级 * #delayValue #(delayValue_rise, delayValue_fall, delayTurnoff) * 时间精度是取整 * * * * `timescale reference_time_unit / time_precision * * * * * Net是网（强调拓扑结构），不是网络（强调连通功能） * * * * 如果`define需要作用域怎么办？ `if, `endif * * * * A.1 仿真工具——ModelSim * Modelsim 用户界面 * * A.1 仿真工具——ModelSim ModelSim 的仿真实现方式 交互式的命令行（cmd）的方式 —— 惟一的界面是控制台的命令行，没有用户界面。 用户界面UI的方式——可以接受菜单输入和命令行输入的仿真方式。 批处理模式——从 DOS 或 UNIX 命令行运行批处理文件的仿真方式。 * * A.1 仿真工具——ModelSim ModelSim 基本仿真步骤 建立库。 映射库到物理层目录。 编译源代码 —— 所有的 HDL 代码必须被编译； Verilog 和 VHDL必须有不同的编译器支持。 启动仿真器， 执行仿真。 也可以从其他软件上直接调用， 启动内嵌的仿真器执行仿真。 * * A.2 ModelSim 仿真过程 创建一个项目 启动 ModelSim 在主窗口选择 File → New → Project → Create a Project 打开项目对话框。  项目设立对话框 项目选择页面 * * A.2 ModelSim 仿真过程 创建一个项目（续） 添加包含设计内容的源文件到项目中，在 Add items to the Project 对话框中点击 Add Existing File 选择文件至当前项目栏 * * A.2 ModelSim 仿真过程 创建一个项目（续） 在工具栏点击编译按键或在项目页面点击鼠标右键并选择 Compile → Compile All 加入的文件被编译后， 点击 Library 标签，并且通过点击 “ + ” 图标展开 work 库， 将会看到被编译的设计例举单元 选择编译文件 目标文件的显示 * * A.2 ModelSim 仿真过程 仿真过程 设计文件的装载 通过选择Simulate→Simulate来装载设计单元，出现仿真对话框，点击“work”下面的“+”扩展符号，可看到counter设计元目录 从主窗口菜单中选择View →All Window来打开所有窗口 在信号窗口菜单中通过选择 Add → Wave → Signals in Region 来加载顶层信号到波形窗口中。 选择 Simulate 装载设计单元 信号窗口 * * A.2 ModelSim 仿真过程 运行仿真 激励信号的加载主要有两种方式 用 force 命令的人机交互式 建立测试平台程序的方式。 仿真结果的调试 声明调试方式 在波形窗口中组合信号 创建并浏览数据表（ datasets ） * * A.3 测试平台 测试平台（Test Bench 或 Test Fixture），或者称为测试基准，它为测试或仿真一个Verilog HDL程序搭建了一个“平台”， 通过给被测试的模块施加激励信号，通过观察被测试模块的输出响应，从而判断其逻辑功能和时序关系正确与否。 所谓：DUT – Device Under Test * * A.3 测试平台 激励向量 测试模块 输出显示 输入激励信号 reg类型 待测试模块 输出显示信号 wire类型 测试平台示意图 * * A.3 测试平台——测试程序的一般结构 module 仿真模块名； //无端口列表 各种输入、输出变量定义 数据类型说明 //其中激励信号定义为reg型，显示信号定义为wire型 integer parameter 待测试模块调用 激