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第3讲　VHDL结构与要素 　　[例3.1]　　LIBRARY IEEE； --库调用语句　　 USE IEEE.STD_LOGIC_1164.ALL； --包调用语句　　ENTITY and2 IS　　 PORT( a：IN BIT；　　　 b：IN BIT；　　　 c：OUT BIT)； 　　END ENTITY and2； --实体定义　　ARCHITECTURE behav OF and2 IS　　BEGIN　　 c=a and b；　　END ARCHITECTURE behav； --结构体 §3.2 实体　　实体(ENTITY)是VHDL程序设计的基本单元，其表示的电路可以像微处理器那样复杂，也可以像单个逻辑门那样简单。实体定义部分用于定义实体的名称、输入/输出接口等实体与外部对象交互的信息。 　　实体定义是一个初级设计单元，可以单独编译并且可以被并入设计库，它给实体命名并给实体定义一个接口，接口信息用于与其他模块通信。实体定义描述了器件的外部视图，即从外部看到的器件的外貌，包括该器件的名称、端口。在实体定义部分也可以定义参数，并把参数从外部传入模块内部。 　　实体定义的最简表达式如下：　　　　ENTITY [实体名] IS　　　　[GENERIC(类属参数说明)]；　　　　[PORT(端口说明)]；　　　　END ENTITY [实体名]；或者　　　　ENTITY [实体名] IS　　　　[GENERIC(类属参数说明)]；　　　　[PORT(端口说明)]；　　　　END [实体名]； 　　[例3.2]　　ENTITY and2 is　　　　PORT( a：IN BIT；　　 　　 b：IN BIT；　　　　 c：OUT BIT　　　　)；　　END ENTITY and2；　　该例中“[实体名]”为“and2”。定义中无类属参数说明，“PORT(…)；”为端口说明，定义了实体的输入/输出端口。 实体定义的最简表达式： ENTITY [实体名] IS [GENERIC(类属参数说明)]； [PORT(端口说明)]； END ENTITY [实体名]； 实体定义的最简表达式： ENTITY [实体名] IS [GENERIC(类属参数说明)]； [PORT(端口说明)]； END ENTITY [实体名]； 　　例3.3所示为应用类属参数说明语句的一个位宽为“datawidth”的二输入与门实体定义。　　[例3.3]　　ENTITY bus_and IS　　GENERIC (datawidth：INTEGER:=8)；　　 PORT ( bus_a：IN BIT_VECTOR(datawidth-1 DOWNTO 0)；　　　　 bus_b：IN BIT_VECTOR(datawidth-1 DOWNTO 0)；　　　　 bus_c：OUT BIT_VECTOR(datawidth-1 DOWNTO 0)　　　　)； 　　END ENTITY bus_and； 实体定义的最简表达式： ENTITY [实体名] IS [GENERIC(类属参数说明)]； [PORT(端口说明)]； END ENTITY [实体名]； 端口名是赋予每个外部引脚的名称，通常用一个或几个英文字母，或用英文字母加数字来命名。名称满足VHDL标志符的要求即可，一般情况下，名称的含义最好与惯例一致，例如用以“D”开头的端口名表示数据，用以“A”开头的端口名表示地址。 端口模式用来说明数据和信号通过该端口的方向。VHDL提供了如下端口模式： IN——定义端口通道为单向只读模式，规定数据只能由该端口流入实体中，在实体内部结构的描述中只能读取该端口中的值。　　OUT——定义端口通道为单向输出模式，规定数据只能由该端口从实体内部向外输出，在实体内部结构的描述中只能向该端口赋值。　　INOUT——定义端口通道为输入/输出双向模式，既可输入数据，又可输出数据，在实体内部结构的描述中既能读取该端口的值，又能向该端口赋值；从实体外部看，既可以向该端口输入数据，又可以读取该端口的输