VHDL与数字集成电路设计VHDL1-3.pptVIP

library ieee; use ieee.std_logic_1164.all; entity priority is port (a: in std_logic_vector(7 downto 0); y: out std_logic_vector(2 downto 0)); end priority; 例：优先编码器的表达 1.3 结构表达与运算表达 architecture rtl of priority is begin y = 111 when a(7)=1 else 110 when a(6)=1 else 101 when a(5)=1 else 100 when a(4)=1 else 011 when a(3)=1 else 010 when a(2)=1 else 001 when a(1)=1 else 000 ; end rtl; 1.3 结构表达与运算表达 条件赋值语句的结构特点 当被选数据为常数时，MUX可以简化为简单器件 1.3 结构表达与运算表达 例：三态传输器件的表达 library ieee; use ieee.std_logic_1164.all; entity trin is port (x,c: in std_logic; y: out std_logic); end trin; architecture rtl of trin is begin y = not x when c=1 else Z; end rtl; 1.3 结构表达与运算表达 选择赋值语句 with/select with 选择表达式 select 信号名=表达式1 when 选择值1， 表达式2 when 选择值2， …… 表达式n when others； 对输入输出关系的一一对应表达 1.3 结构表达与运算表达 * * 1.1 程序的结构 library、entity、port 1.2 设计的表达 architecture、signal 1.3 结构表达与运算表达 1.4 数字系统的进程表达 process 第一章 VHDL对电路设计的基本描述 VHDL与数字集成电路设计 元件例化：结构连接的描述 1.3 结构表达与运算表达 元件的设置与使用 component m7408 port (a,b: in std_logic; y: out std_logic); end component; u1: m7408 port map(rd,pi,error); u2: m7408 port map(rd,po,rp); 1.3 结构表达与运算表达 元件语句的使用特点 元件语句能够方便直观地表达硬件电路的结构特点；利用元件语句可以强制设定电路的综合效果，由元件语句设定的端口节点通常不会在综合中消去。 1.3 结构表达与运算表达 元件语句的使用特点 利用元件语句可以隔离分层设计中的层间干扰，简化设计过程： 在自顶向下的设计中，利用元件语句可以对系统进行抽象分割，避开底层设计细节； 在自底向上的设计中，元件语句也能充分发挥器件的复用功能，提高设计效率。 1.3 结构表达与运算表达 元件语句的使用特点 元件设置只是发布一项设计任务，并未包含元件内部的设计细节；元件例化时只是表达了元件的外部连接关系，没有表达元件本身的输出输出运算； 在底层设计完成功能描述并能够通过仿真之前，例化的元件是不能进行仿真的；在缺乏底层细节条件下，元件内部电路也不能真正综合。 1.3 结构表达与运算表达 信号赋值：运算关系的表达 u1: error = rd and pi; u2: rp = rd and po; 1.3 结构表达与运算表达 信号赋值表达的特点 每个器件（或器件的每个输出）采用一条信号赋值语句表达； 不需要考虑器件名称及内部端口，直接表达输入信号与输出信号之间的运算关系，可以根据这种关系进行仿真运算； 不指定器件内部的结构细节，默认可以自动综合。 1.3 结构表达与运算表达 运算的函数表达 信号赋值语句的右边通过函数表达对输入信号的运算规则，函数的定义通常放置于资源库中，使用函数时应考虑运算信号的数据类型和运算函数形式，注意对相应资源库的调用。 y = f (a , b) ; 1.3 结构表达与运算表达 运算的函数表达：逻辑运算 若为2值逻辑，默认基本规则，无需资源调用； 若为9值逻辑，则需调用下列资源： y = a and b ; library ieee; use i