第5,6章 触发器和时序逻辑电路11.ppt

时序图 　在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。 　顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。 本节小结： 3.6 随机存取存储器（RAM） 3.6.1 RAM的结构 退出 3.6.2 RAM容量的扩张 RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。RAM中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元。寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做RAM的容量。按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1位，例如一个容量为1024×1位的RAM，就是一个有1024个1位寄存器的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为256×4位的RAM，就是一个有256个4位寄存器的RAM。 3.6.1 RAM的结构 由大量寄存器 构成的矩阵 用以决定访问 哪个字单元 用以决定芯 片是否工作 用以决定对 被选中的单元 是读还是写 读出及写入 数据的通道 容量为256×4 RAM的存储矩阵 存储单元 1024个存储单元排成 32行×32列的矩阵 每根行选择线选择一行 每根列选择线选择一个字列 Y1＝1，X2＝1，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。 地址的选择通过地址译码器来实现。地址译码器由行译码器和列译码器组成。行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元。 256×4 RAM存储矩阵中，256个字需要8位地址码A7～A0。其中高3位A7～A5用于列译码输入，低5位A4～A0用于行译码输入。A7～A0，Y1=1、X2=1，选中X2和Y1交叉的字单元。 00010 0 0 1 集成2kB×8位RAM6116 写入控制端 片选端 输出使能端 3.6.2 RAM容量的扩展 位扩展 将地址线、读／写线和 片选线对应地并联在一起 输入／输出（I/O）分开 使用作为字的各个位线 字扩展 输入／输出（I/O）线并联 要增加的地址线A10～A12 与译码器的输入相连， 译码器的输出分别接至 8片RAM的片选控制端 用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。 （3）画连线图。 SN-1＝S12-1＝S11＝1011 （2）求归零逻辑。 例 D0～D3可随意处理 D0～D3必须都接0 用74LS197来构成一个十二进制计数器。 （1）写出状态SN的二进制代码。 （3）画连线图。 SN＝S12＝1100 （2）求归零逻辑。 例 D0～D3可随意处理 D0～D3必须都接0 用74LS161来构成一个十二进制计数器。 SN＝S12＝1100 例 D0～D3可随意处理 D0～D3必须都接0 SN-1＝S11＝1011 3、提高归零可靠性的方法 4、计数器容量的扩展 异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。 100进制计数器 60进制计数器 64进制计数器 同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。 12位二进制计数器（慢速计数方式） 12位二进制计数器（快速计数方式） 在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。 本节小结： 　　计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器可利用触发器和门电路