哈工大计组.ppt

设CPU有16根地址线，8根数据线，并用/MREQ作访存控制信号（低电平有效），用/WR作读/写控制信号（高电平为读，低电评为写）。现有下列存储芯片：1KX4位SRAM；4KX8位SRAM；8KX8位SRAM；2KX8位ROM；4KX8位ROM；8KX8位ROM及74LS138译码器和各种门电路，画出CPU与存储器的连接图。要求 1、主存的地址空间满足下述条件： 6000H~67FFH为系统程序区；6800H~6BFFH为用户程序区 2、合理选用上述存储芯片，说明各几片？ 3、详细画出存储芯片的片选逻辑图。 * * DD 预充电信号 读选择线 写数据线 写选择线 读数据线 V C g T4 T3 T2 T1 1 (1) 动态 RAM 基本单元电路 2. 动态 RAM ( DRAM ) 读出与原存信息相反 读出时数据线有电流 为 “1” 数据线 C s T 字线 DD V 0 1 0 1 1 0 写入与输入信息相同 写入时CS充电 为 “1” 放电 为 “0” 6.2 T3 T2 T1 T 无电流 有电流 (2) 动态 RAM 时序 行、列地址分开传送 写时序 行地址 RAS 有效 写允许 WE 有效(高) 数据 DOUT 有效 数据 DIN 有效 读时序 6.2 行地址 RAS 有效 写允许 WE 有效(低) 列地址 CAS 有效 列地址 CAS 有效 (3) 动态 RAM 刷新 刷新与行地址有关 ① 集中刷新 （存取周期为0.5μs） “死时间率” 为 32/4000 ×100% = 0.8% “死区” 为 0.5 μs ×32 = 16 μs 周期序号 地址序号 t c 0 1 2 3967 3968 0 1 t c t c t c t c 3999 V W 0 1 31 读 / 写或维持 刷新 读 / 写或维持 3968 个周期 （ 1984 ） 32 个周期 （ 16 ） 刷新时间间隔 （ 2m s ） 刷新序号 ???? ??? μ s μ s t c X t c Y ? ? ? ? ? ? 6.2 以 32 × 32 矩阵为例 tC = tM + tR 读写 刷新 无 “死区” ② 分散刷新（存取周期为1μs） (存取周期为 0.5 μs + 0.5 μs) W/R REF 0 W/R t R t M t C REF 126 REF 127 REF W/R W/R W/R W/R 刷新间隔 128 个读写周期 6.2 以 128 ×128 矩阵为例 ③ 分散刷新与集中刷新相结合 对于 128 ×128 的存储芯片（存取周期为 0.5μs） 将刷新安排在指令译码阶段，不会出现 “死区” “死区” 为 0.5 μs 若每隔 15.6 μs 刷新一行 则每行每隔 2ms 刷新一次 若每隔 2ms 集中刷新一次 “死区” 为 64 μs 6.2 3. 动态 RAM 和静态 RAM 的比较 DRAM SRAM 存储原理 集成度 芯片引脚 功耗 价格 速度 刷新 电容 触发器 高 低 少 多 小 大 低 高 慢 快 有 无 主存 缓存 6.2 四、只读存储器（ROM） 1. 掩膜 ROM ( MROM ) 行列选择线交叉处有 MOS 管为“1” 行列选择线交叉处无 MOS 管为“0” 2. PROM (一次性编程) VCC 行线 列线 熔丝 熔丝断 为 “0” 为 “1” 熔丝未断 6.2 3. EPROM (多次性编程 ) (1) N型沟道浮动栅 MOS 电路 G 栅极 S 源 D 漏 紫外线全部擦洗 D 端加正电压 形成浮动栅 S 与 D 不导通为 “0” D 端不加正电压 不形成浮动栅 S 与 D 导通为 “1” S G D N + N + P 基片 G D S 浮动栅 　 SiO 2 + + + + + _ _ _ 6.2 … 控制逻辑 Y 译码 X 译 码 数据缓冲区 Y 控制 128 × 128 存储矩阵 …… …… PD/Progr CS A10 A7 … A6 A0 .. … DO0 … DO7 1 12 ……………… A7 A1 A0 VSS DO2 DO0 DO1 …… 2716 24 13 ……………… VCC A8 A9 VPP CS A10 PD/Progr DO3 DO7 … (2) 2716 EPROM 的逻辑图和引脚 6.2 PD/Progr PD/Progr 功率下降 / 编程输入端 4. EEPROM (多次性编程 ) 电可擦写 局部擦写(字节、页) 全部擦写 5. Flash Memory (快擦型存储器) 6.2 价格便宜 集成度高