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数字时钟仿真设计 山东大学(威海) 机电与信息工程学院 09级 通信工程 姓名：XXX 学号:XXXXXXXXX 目录 目录 1 序言 2 设计思路 2 设计原理 2 一、 秒脉冲产生电路 2 二、 计数器电路 2 1. 六十进制计数电路 2 2. 二十四/十二进制计数电路 2 三、 校时、校分电路 2 四、 报时电路 2 五、 总电路 2 实现的功能 2 感想 2 参考文献： 2 序言 数字时钟是用数字集成电路构成的、用数码显示的一种现代计时器，与传统机械表相比，它具有走时准确、显示直观、无机械传动装置等特点，因而广泛应用于车站、码头、机场、商店等公共场所。在控制系统中，数字时钟也常用来做定时控制的时钟源。 设计思路 数字时钟由振荡器、分频器、计数器、译码显示、报时等电路组成。其中，振荡器和分频器组成标准秒信号发生器，直接决定计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采用六十进制的“秒计数器”，每累计60s就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用六十进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用二十四或十二进制计时器，可实现对一天24小时或12小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。数字时钟的原理框图如图1所示。 图1.原理框图 设计原理 根据仿真电路的设计要求，该电路应满足一下功能： 具有时、分、秒的十进制数字显示的计时器。 具有手动校时、校分的功能。 通过开关能实现小时的十二进制和二十四进制转换。 具有整点报时的功能，应该是每个整点完成相应点数的报时。以及闹钟功能。 秒脉冲产生电路 秒脉冲产生电路在此例中的主要功能有两个：一是产生标准脉冲信号，二是可提供整点报时所需要的频率信号。此部分电路的设计如图2： 图2.脉冲电路 这里为了简化电路，秒脉冲产生电路用一个1Hz的秒脉冲时钟信号源替代。 计数器电路 根据数字时钟的原理框图可知，整个计数器电路由秒计数器、分计数器和时计数器串接而成。秒脉冲信号经过6级计数器，分别得到秒个位、秒十位、分个位、分十位以及时个位、时十位的计时。显示6位的“时”、“分”、“秒”需要6片中规模的计数器。其中，秒计数器和分计数器都是六十进制，时计数器位二十四/十二进制，都选用74160来实现（74160）的功能表如下。实现的方法采用反馈清零。 表1.74160的功能表 CLR LOAD ENP ENT CLK A B C D QA QB QC QD 0 X X X X X X X X 0 0 0 0 1 0 X X ↑ X X X X A B C D 1 1 1 1 ↑ X X X X 计数 六十进制计数电路 秒计数器和分计数器各由一个十进制计数器（个位）和一个六进制计数器（十位）串组成，形成两个六十进制计数器，其中个位计数器接成十进制形式。十位计数器悬着QB和QC端做反馈端，经与非门输出至控制清零端CLR,接成六进制计数形式（计数至0110时清零）。个位与十位计数器之间采用同步级联复位方式，将个位计数器的进位输出端ROC接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。将十位计数器的反馈清零信号经非门输出，作为六十进制的进位输出脉冲信号，即当计数器至60时，反馈清零的低电平信号输入CLR端，同时经非门变为高电平，在同步级联方式下，控制高位计数器的计数。 创建如图3所示的电路，IO1~IO4是个位数码管的显示输出端，IO5-Io8是十位数码管的显示输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10在此电路作为秒计数电路时接秒信号产生电路，作为分计数电路时接秒计数电路提供过来的进位信号（即接至秒计数器的CLR端）。IO11作为低位计数器的进位输出，与高位计数器的时钟信号端相连。 图3.六十进制计数器子电路（min sec） 二十四/十二进制计数电路 创建如图4所示的电路，IO1~IO4是个位数码管的显示输出端，IO5~IO8时十位数码管的显示输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10接分计数电路提供过来的进位信号（即接至分计数器的CLR端）。IO11连接了两个计数器的清零端，因此可以通过双向开关接IO12和IO13以实现对非门的选择，从而完成进制的转换。 分计数器需要的是一个二十四/十二进制转换的递增计数电路。个位和十位数均连接成十进制计数形式，采用同步级联复位方式。将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。若选择二十四进制，十位计数器的