接口技术_10UART.ppt

第10章 异步串行通信接口 本章学习目标与要求 1. 掌握时钟系统的基本概念。 2.掌握系统时钟设置的方法。 3.掌握串口通信中的基本概念。 4.掌握串口通信处理的流程。 5.掌握串口通信的设计方法。 10.1 工作场景导入 10.1.1 工作场景一 系统时钟配置 在操作各种处理器自带的片上外设或者外接的外部设备时，可能需要使用系统内部时钟作为输入源工作，如看门狗定时器就是使用APB总线时钟PCLK工作的。因此，在进行操作之前必须对系统时钟进行必要的初始化设置，正确配置系统时钟及AHB、APB等总线时钟。 请编写程序进行时钟系统配置，得到如下结果： 系统主时钟FCLK=202.80MHz ，FCLK:HCLK:PCLK=1:2:4。 引导问题 （1）什么是系统时钟？如何选择时钟源？ （2）通常系统中有几种时钟？ （3）如何配置系统所使用的各种时钟？ 10.1.2 工作场景二 键盘上输入的内容显示在超级终端上 运行程序后，可以把从键盘输入的各种字符显示在超级终端上。 这个过程叫做回显或回环，目的是用来测试串口通信是否正常。 引导问题 （1）超级终端上显示的实验箱的启动信息是通过什么通信方式完成的？ （2）串行通信相关的基本概念有哪些？ （3）要实现串口通信需要进行哪些设置？ （4）串口如何发送数据和接收数据？ 10.2 时钟系统相关的基础知识 10.2.1 时钟控制 时钟和功率管理模块由三部分组成：时钟控制，USB控制和功率控制。 S3C2410A的时钟控制逻辑能够产生系统所需要的时钟，包括CPU的FCLK，AHB总线接口的HCLK，和APB总线接口的PCLK。S3C2410A有两个PLL，一个用于FCLK,HCLK,PCLK，另一个用于USB模块（48MHZ）。时钟控制逻辑能够由软件控制不将PLL连接到各接口模块以降低处理器时钟频率，从而降低功耗。 10.2.2 时钟源选择 下表描述了模式控制引脚(OM3和OM2)和选择时钟源之间的对应关系。OM[3:2]的状态由OM3和OM2引脚的状态在nRESET的上升沿锁存得到。 10.2.3 FCLK，HCLK和PCLK S3C2410 CPU默认的工作主频为12MHz，使用PLL电路可以产生更高的主频供CPU及外围器件使用。S3C2410有两个PLL：MPLL和UPLL，UPLL专用与USB设备。MPLL用于CPU及其他外围器件。 通过MPLL会产生三个部分的时钟频率：FCLK、HCLK、PLCK。FCLK用于CPU核，HCLK用于AHB总线的设备(比如SDRAM)，PCLK用于APB总线的设备(比如UART)。从时钟结构图中可以查看到使用不同时钟频率的硬件。 10.2.3 FCLK，HCLK和PCLK FCLK用于ARM920T. HCLK用于AHB总线。包括ARM920T，存储控制器，中断控制器，LCD控制器，DMA和USB主机。 PCLK用于APB总线。包括外设如WDT,IIS,I2C,PWM,PWM TIMER,MMC,ADC,UART,GPIO,RTC,SPI。 10.3 时钟配置 10.3.1 锁定时间计数器寄存器(LOCKTIME) 系统上电几毫秒后，晶振输出稳定，FCLK等于晶振频率，nRESET（复位）信号恢复高电平后，CPU开始执行指令。我们可以在程序开头启动MPLL，在设置MPLL的几个寄存器后，需要等待一段时间（Lock Time），使得其输出稳定。在这段时间（Lock Time）内，FCLK停振，CPU停止工作。 锁定时间计数器寄存器(LOCKTIME) 如表 10.3.1 锁定时间计数器寄存器(LOCKTIME) 锁定计数器寄存器(LOCKTIME)：设为0x00ffffff MPLL启动后需要等待一段时间(Lock Time)，使得其输出稳定。位[23:12]用于UPLL，位[11:0]用于MPLL。使用确省值0x00ffffff即可。 10.3.2 配置APB和AHB总线时钟 S3C2410支持FCLK，HCLK和PCLK三者之间的比率可选，这个比率是由时钟除数控制寄存器(CLKDIVN)寄存器的HDIVN和PDIVN决定的。CLKDIVN用来设置FCLK:HCLK:PCLK的比例关系，默认为1:1:1。 时钟除数控制寄存器(CLKDIVN) CLKDIVN寄存器定义了HCLK和PCLK与系统主时钟FCLK之间的比例关系，而CLKDIVN寄存器不同的设置及对应的时钟比例关系如表 这里值设为0x03，即FCLK:HCLK:PCLK=1:2:4 CLKDIVN不同的设置及对应的时钟比例关系 注意：1、HCLK和PCLK不应该超过某一限制 2、如果HDIVN=1，CPU总线模式将通过以下指令从快速模式切换到异步模式：MM