全数字锁相环基本介绍及对比.pptVIP

全数字锁相环 ADPLL概述 全数字锁相环是能够应用于射频无线发射机中的全数字频率综合器，ADPLL结构的核心为时间数字转换器和数控振荡器，该结构避免依赖于模拟电路的高精度控制电压， 增强了数字电路的信号处理能力，比传统电荷泵锁相环具有更明显的优势。 全数字锁相环基本原理 全数字锁相环工作在相位域，可变相位信号Rv[i]由数控振荡器DCO输出信号的上升沿个数决定，参考相位信号RR[i]通过在参考信号FREF的上升沿累加频率控制字FCW得到。数字鉴相器将可变相位Rv[k]与参考相位相减，得到数字相位差，通过数字环路滤波器及归一化，转换为控制字OTW至数控振荡器DCO。 参考信号FREF需通过DCO输出信号重采样，生成重组时钟CKR，从而可以避免可变相位信号Rv[i]与参考相位信号RR[k]由于不同步而无法进行比较的问题。 全数字锁相环---相域操作 定义振荡器输出信号为CKV，其周期为Tv，参考信号FREF的周期为TR，在RF频率综合器中一定满足Tv ＜＜TR。 设CKV和FREF的上升沿瞬态时间分别为tv和tR，则 其中，i,k分别为CKV和FREF的上升沿序号，t0为两时钟的初始时间差，i=1,2，…,k=1,2,…。 将上式归一化，得到无量纲的可变“相位”及参考“相位”，即CKV与FREF上升沿对应的瞬时相位： 全数字锁相环---相域操作 可将Θv， ΘR分别用CKV和FREF的上升沿序号i和k表示，得： 因此，CKV的归一化瞬态相位可通过对上升沿个数的累积估算得到： 定义：FCW为期望输出信号频率与参考频率的比值 则FREF的归一化瞬态相位可表示为： 全数字锁相环---相域操作 由于Rv[i]与RR[k]属于不同的时钟域，无法进行直接比较，因此全数字锁相环中利用高频的CKV信号对FREF进行过采样，得到重组时钟CKR。 全数字锁相环---相域操作 在重组时钟CKR上升沿处，对Rv[i]与RR[k]进行取样，使CKV与FREF瞬时相位同步： 因此在第k个CKR上升沿时刻， CKV与FREF瞬时相位可表示为： ε[k]表示CKV时钟上升沿采样时刻的相位量化误差。 全数字锁相环---相域操作 相域操作示意图 相位关系式： 根据上式，鉴相器输出相位误差为： 利用TDC进行测量 全数字锁相环---TDC 时间数字转换器TDC 将CKV经过一系列反相器链，形成一组不同延时的时钟向量，由FREF对该向量进行采样，得到一组二进制数，将其进行解码并对CKV信号周期Tv进行归一化，可得到 及 。 设每个反相器延迟时间为 则 可计算出ε[k] ： 其中： 全数字锁相环---TDC TDC结构图及工作示意图 全数字锁相环---DCO 数控振荡器通过数字控制信号OTW控制电容阵列，改变谐振电路的输出频率； 数字控制信号比模拟调控电压对噪声 的容忍性更强，因此输出相位噪声性 能更好； 全数字锁相环---DCO DCO与数字逻辑的接口设计 DCO的控制字会分为整数部分和小数部分； 整数部分通过开关矩阵对应的控制电容矩阵，改变输出频率，其最低位对应于DCO的最小整数频率步进； 小数部分通过控制sigma-delta调制器，产生高速抖动的整数流，使其均值为所需的小数值。 全数字锁相环优势 在集成化的设计中，全数字锁相环表现了明显的优势 全数字锁相环优势 与DDS的性能比较 应用于极坐标发射机 全数字锁相环工作在相域，能够将数字基带信号的相位信息直接调制到模拟射频信号； 无需混频器即可实现上变频，避免了混频引起的杂散及相噪恶化； 混频器集成所占的面积大，而全数字锁相环易于集成，更适合小型化设备。