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[例] 利用两个半加器设计 一个全加器。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY add _ h IS PORT ( a , b : IN STD_LOGIC; y1,y2 : OUT STD_LOGIC ); END add _ h ; ARCHITECTURE behav OF add _ h IS BEGIN y1 = a XOR b; y2 = a AND b; END behavior ; — — 设计一个半加器 全加器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY add _ h2 IS PORT ( a , b ,c: IN STD_LOGIC; s , co : OUT STD_LOGIC ); END add _ h2 ; ARCHITECTURE behav_ add OF add _ h2 IS COMPONENT add _ h PORT ( a , b : IN STD_LOGIC; y1 , y2 : OUT STD_LOGIC ); END COMPONENT add _ h ; SIGNAL s1, s2, s3: STD _ LOGIC ; BEGIN u1:add_h PORT MAP ( a,b,s1,s2); u2:add_h PORT MAP ( s1,c,s,s3); co = s2 OR s3; END behav_add ; [例] 利用两个半加器设计一个全加器。 — —全加器实体 — —半加器 元件说明 — — 元件例化 — — 全加器 结构体 在时序电路设计中，需要检测时钟信号的变化。在 VHDL 硬件描述语言中有专门用于检测时钟信号的表达式，它由信号名和信号属性函数 EVENT 组成，格式如下： 11.3.2 VHDL 的基本语句 三、时钟检测表达式 功能：检测信号上升沿。当检测到信号发生跳变，且跳变后的状态为高电平 1 ，表明信号发生了正跳变，此时表达式输出为“true”，否则输出为“false”。 1. 信号名 `EVENT AND 信号名 = ` 1 ` 在时序电路设计中，需要检测时钟信号的变化。在 VHDL 硬件描述语言中有专门用于检测时钟信号的表达式，它由信号名和信号属性函数 EVENT 组成，格式如下： 11.3.2 VHDL 的基本语句 三、时钟检测表达式 功能：检测信号下降沿。当检测到信号发生跳变，且跳变后的状态为低电平 0 ，表明信号发生了负跳变，此时表达式输出为“true”，否则输出为“false”。 2. 信号名 ` EVENT AND 信号名 = ` 0 ` 在时序电路设计中，需要检测时钟信号的变化。在 VHDL 硬件描述语言中有专门用于检测时钟信号的表达式，它由信号名和信号属性函数 EVENT 组成，格式如下： 11.3.2 VHDL 的基本语句 三、时钟检测表达式 在标准程序包 STD_LOGIC_1164中，也已经定义了两个函数用于检测时钟信号的变化，它们分别是： 3. rising _ edge ( 信号名 ) 调用该函数检测信号的上升沿。如果信号发生正跳变，函数返回值为“true”，否则函数返回值为“false”。 在时序电路设计中，需要检测时钟信号的变化。在 VHDL 硬件描述语言中有专门用于检测时钟信号的表达式，它由信号名和信号属性函数 EVENT 组成，格式如下： 11.3.2 VHDL 的基本语句 三、时钟检测表达式 在标准程序包 STD_LOGIC_1164中，也已经定义了两个函数用于检测时钟信号的变化，它们分别是： 4. false _ edge ( 信号名 ) 调用该函数检测信号的下降沿。如果信号发生负跳变，函数返回值为“true”，否则函数返回值为“false”。 11.4 VHDL 语言结构体的描述方法 主要要求： 了解 VHDL 语言结构体的描述方法。 　　结构体是用来描述设计实体的逻辑功能或内部电路结构，从而确定设计实体输出与输入之间的逻辑关系。对结构体的描述可以