数字显示频率计的设计-Read.pptVIP

数字显示频率计的设计 数字显示频率计的研制过程 一、设计要求 用PLD器件ispLSI1016及4只7段动态显示数码管（一只用于量程显示）设计一只数字频率计，要求： 测频范围10.0Hz～9.99KHz； 测量误差小于等于1%。 响应时间不大于15秒。 具有超量程显示功能。 频率计分成三个频段进行设计： 二、设计步骤 设计一个具有异步清零、计数/保持功能的10×10×10进制加法计数器。 设计频率计的控制电路，要求能产生10秒、1秒的闸门用相应的清零、锁存脉冲。 设计频率计的自动量程转换电路，要求能手动控制频段转换，超量程显示。将上述设计构成频率测量电路，并进行测试。 设计12位信号锁存电路、动态选通电路、显示电路、译码电路。构成一个完整的显示控制电路，并进行测试。 最终实现自动频段转换的3位数显频率计。 四、实验总结报告 频率计设计要求及方案分析。 频率计的整体设计思想及设计框图。 提供频率计单元电路（计数器、控制电路、自动量程转换电路、显示选通电路等）的具体设计说明、源程序及整体设计电路图。 频率计设计的重要调试过程，遇到具体问题的解决方法。 记录您设计的频率计的测频结果（高．中．低三频段），并对测频精度、响应速度及量程转换过程等作出分析。 您对扩大本频率计的功能．提高频率计的性能有何设想（要提供设计思路）？ 谈谈用PLD器件设计数字电路的体会，您认为用PLD器件较之用传统中规模数字器件设计数字系统有什么优缺点。 总结本次设计的收获、存在问题，并对选题、设计调试过程中的指导等方面提出您的意见与建议。 原理框图(静态显示) 原理框图(动态显示) 电路图 电路单元 10×10×10进制加法计数器 十进制加法计数器 输入信号： CLK－输入脉冲； CLR－清零脉冲； C_H－保持信号（以后称为：闸门信号） （C_H＝0保持， C_H＝1允许计数）。 输出信号： QQ=Q3,Q2,Q1,Q0=[Q3..Q0]。 逻辑关系： 当C_H＝0时，输出保持不变。 当C_H＝1时，⑴输出9，QQ=QQ+1。 ⑵输出≥9，QQ=0。 要点复习（一） 要点复习（二） 时序电路中的点扩充命令： .CLK－时钟输入（例：QQ.CLK=CLK;QQ的时钟信号为 CP） .AR－异步寄存器复位 （例：QQ.AR=CLR;QQ的异步复 位信号为CLR） .FB－寄存器反馈 （例：QQ:=QQ.FB+1;QQ输出＋1） .LH－锁存器的锁存使能 （例：QQ.LH=LOCK;QQ的锁存 使能信号为LOCK） 要点复习（三） 原理图中的符号修改： 在菜单中选取Edit\Symbol，选取需修改的符号，进入Symbol Editor图形编辑窗口，根据需要进行修改。 原理图中的图符编号修改： 在菜单中选取Add\Instance Name，根据需要进行修改。 原理图中的导线属性修改： 在菜单中选取Add\Net Name，根据需要进行修改。 原理图中的符号属性修改： 在菜单中选取Add\Symbol Attribute，根据需要进行修改。 要点复习（四） 页面设置：File\Sheet Setup。 图符编辑：Edit\symble。 绘图顺序：Symble\Wire\Net Name\I/O Maker。 文件名与图符名：一定要有区别。 显示波形默认为十六进制。希望用二进制或十进制来检查。 每一个功能模块都要进行测试。 标识符对大小写敏感 * * 电气学院电工电子基础中心 可编程逻辑器件（PLD）设计方案 二、设计步骤——选择可行的方案，进行单元电路设计 三、安装(下载)调试——先进行单元电路的调试，然后进行产品的调试。 四、总结整理——实验总结报告 一、设计要求——确定产品的性能指标 1.00KHz～9.99KHz 3 100Hz～999Hz 2 10.0Hz～99.9Hz 1 显示 频率范围 序号 计 数 器 锁 存 器 译 码 电 路 整形 控制电路 闸门控制信号 清零脉冲信号 锁存脉冲信号 FX 4 4 4 4 4 4 8 8 8 8 扫描选择 计 数 锁 存 器 显 示 电 路 译 码 电 路 整形 控制电路与 自动量程 闸门控制信号 清零锁存信号 量程控制信号 FX 4 4 4 4 8 显示模块 锁存器 计 数 器 动态 显示 选通 锁存器 锁存器 计 数 器 计 数 器 自动量 程转换 译码器 控制电路 分频器 1KHz 输入信号 1Hz 8Hz 显 示 选