第7次课_运算器.pptxVIP

清华大学计算机系 陶品 taopin@tsinghua.edu.cn 办公室：FIT 3－531 （6277 2129 ） 数字逻辑电路 (2013级本科生课程) 3.3 常用的中规模组合逻辑电路 2 3.3.1 译码器 3.3.2 数据选择器 3.3.3 编码器 3.3.4 数据比较器 3.3.5 运算器（算数逻辑单元 ALU） 3.3.6 奇偶校验器  3.3.5 运算器(1) 3 3.3.5 运算器（算数逻辑单元 ALU） 加法器 一位加法器 四位串行进位加法器 快速加法器 16位加法器 算术运算逻辑单元 四位算术逻辑运算单元 3.3.5 运算器(2) 4 3.3.5 运算器（算数逻辑单元 ALU） 加法器 Adder 半加器 （Half Adder）：不考虑低位进位输入和向高位的进位输出，两数码Xn、Yn相加，称半加 。 Xn Yn Hn 0 0 0 1 0 1 0 1 1 1 1 0 一位半加器功能表 3.3.5 运算器(3) 5 Xn Yn Cn-1 Fn Cn 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1 3.3.5 运算器（算数逻辑单元 ALU） 加法器 Adder 全加器 （Adder）： 将Xn、Yn及低位进位Cn-1相加，并将进位输出Cn，称全加 。 一位全加器功能表 3.3.5 运算器(3) 6 3输入 2输出 一位全加器 （Full Adder） 3.3.5 运算器(3) 7 一位全加器 （Full Adder） 卡诺图化简 Fn 3.3.5 运算器(3) 8 一位全加器 （Full Adder） 卡诺图化简Cn 3.3.5 运算器(6) 9 不化简，用全部最小项实现，需要3级门。 一位全加器实现方案1 3.3.5 运算器(7) 10 经变换后只要2级门。 一位全加器实现方案2 3.3.5 运算器(8) 11 一位全加器实现方案2(续） 3.3.5 运算器(9) 12 Cn和Fn的形成需要三级门延迟 Cn和Fn的形成需要二级门延迟 四种形式的全加器（1） (a) (b) 3.3.5 运算器(10) 13 分析全加器真值表中Fn和Cn的对应关系， Fn为“1”的条件有两个： 1、Xn Yn Cn-1均为“1” 2、Xn Yn Cn-1只有一个为“1”,且Cn为“0” 用Cn 表示Fn，先组合出Cn ,再有Fn 四种形式的1位全加器(2) 3.3.5 运算器(11) 14 Cn的形成需要二级门延迟 Fn的形成需要三级门延迟 Cn的形成需要二级门延迟 Fn的形成需要三级门延迟 四种形式的全加器（3） (c) (d) 3.3.5 运算器(12) 15 3.3.5 运算器（算数逻辑单元 ALU） 加法器 一位加法器 四位串行进位加法器 快速加法器 16位加法器 算术运算逻辑单元 四位算术逻辑运算单元 3.3.5 运算器(13) 16 四位串行进位加法器 3.3.5 运算器(9) 17 Cn和Fn的形成需要三级门延迟 Cn和Fn的形成需要二级门延迟 四种形式的全加器（1） (a) (b) 哪个更快？ 3.3.5 运算器(14) 18 四位串行进位加法器 假设计算Fn需要3级，Cn需要2级，Cin、Xi和Yi同时到达。最后结果需要多少级延迟？ F1需要3级，C1需要2级，F2需要5级，C2需要4级， F3需要7级，C3需要6级，F4需要9级，C4需要8级。 3.3.5 运算器(11) 19 Cn的形成需要二级门延迟 Fn的形成需要三级门延迟 Cn的形成需要二级门延迟 Fn的形成需要三级门延迟 四种形式的全加器（3） (c) (d) (c)、(d)交叉串联更快！ 集成4位串行进位加法器 20 (c)、(d)两种一位加法器交叉串联，C4、F4经4级门延迟生成，不仅提高了速度，还节省了门的数量！ 3.3.5 运算器(15) 21 四位串行进位加法器 问题：由于前一个加法完成并提供进位后，下一个加法器才能开始运算。延迟长，速度慢。 位数越多，加法完成的时间越长。 是否可以用专用的进位电路提高速度？ 3.3.5 运算器(16) 22 3.3.5 运算器（算数逻辑单元 ALU） 加法器 一位加法器 四位串行进位加法器 快速加法器 16位加法器 算术运算逻辑单元 四位算术逻辑运算单元 3.3.5 运算器(17) 23 快速加法器、超前进位加法器 进位输入是由专门的“进位门”综合所有低位的加数、被加数及最低位进入输入后提供的。 由于进位不是由前一级加法器提供的，所以快速加法器又称位超前进位加法器