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ddrsdram(mt46v4m16)的fpga控制代码
`timescale 1ns / 1ps
module mt46v4m16 (Dq, Dqs, Addr, Ba, Clk, Clk_n, Cke, Cs_n, Ras_n, Cas_n, We_n, Dm);
parameter addr_bits = 12;
parameter data_bits = 16;
parameter col_bits = 8;
parameter mem_sizes = 1048575;
inout [data_bits - 1 : 0] Dq;
inout Dqs;
input [addr_bits - 1 : 0] Addr;
input [1 : 0] Ba;
input Clk;
input Clk_n;
input Cke;
input Cs_n;
input Ras_n;
input Cas_n;
input We_n;
input [1 : 0] Dm;
reg [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
reg [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
reg [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
reg [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
reg [1 : 0] Bank_addr [0 : 6];
reg [col_bits - 1 : 0] Col_addr [0 : 6];
reg [3 : 0] Command [0 : 6];
reg [addr_bits - 1 : 0] B0_row_addr, B1_row_addr, B2_row_addr, B3_row_addr;
reg [addr_bits - 1 : 0] Mode_reg;
reg [data_bits - 1 : 0] Dq_dm, Dq_out;
reg [col_bits - 1 : 0] Col_temp, Burst_counter;
reg Act_b0, Act_b1, Act_b2, Act_b3;
reg Pc_b0, Pc_b1, Pc_b2, Pc_b3;
reg Dqs_int, Dqs_out;
reg [1 : 0] Bank_precharge [0 : 6]; // Precharge Command Bank
reg A10_precharge [0 : 6]; // Addr[10] = 1 (All Banks)
reg Auto_precharge [0 : 3]; // RW AutoPrecharge Bank
reg Read_precharge [0 : 3]; // R AutoPrecharge Command
reg Write_precharge [0 : 3]; // W AutoPrecharge Com
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