计算机组织与系统结构第六章习题答案.docVIP

习题给出以下概念的解释说明。 指令周期机器周期控制单元CU） 执行部件算术逻辑部件寄存器CS） 微代码（Microcode） 微指令（Microinstruction） 微程序（Microprogram） 固件（Firmware） 中断中断允许关中断开中断中断响应向量中断中断向量中断向量表向量地址中断类型号为什么存储器进行读写时需要MFC信号？水平型微指令和垂直型微指令的基本概念和优缺点在图6.中假定总线传输延迟和ALU运算时间分别是2和20寄存器建立时间为1保持时间为完成以下操作的最短时间是多少？将数据从一个寄存器传送到另一个寄存器将程序计数器PC加1 所示。 (a) 当前周期内不执行ALU运算 (b) 当前周期内执行ALU运算 图6.10 单总线数据通路中主要路径的定时 参考答案： （1）寄存器的锁存延迟与控制信号的生成延迟的时间重叠， 且Clk-to-signal time Clk-to-Q time，所以完成寄存器传送的时间延迟为：7+3+20+10=40ps。 因为在这个过程中，只要最后保存一次信息到寄存器，所以只需要一个时钟周期。 （2）分两个阶段： PC+1→Z ：7+3+20+200+10=240ps；Z→PC：7+3+20+10==40ps 寄存器保持时间用来作为时间约束4. 右图6.30给出CPU内部一部分。在两个总线之间的所有数据传送都经过算术逻辑部件ALU。ALU功能： F=A； MOVb：F=B； a+1：F=A+1； b+1：F=B+1 a-1：F=A-1； b-1：F=B-1 其中A和B是ALU的输入F是ALU的输出。JSR（转子指令）指令占两个字第一个字是操作码，第二个字子程序的起始地址返回地址保存在主存栈中，用SP（栈指示器）指向栈顶请写出读取并执行JSR所要求的控制序列pin 5. 假定图6.指令由两个字组成，第一个字指明操作码和寻址方式，第二个字包含数。请写出下列指令的控序列将立即数加到寄存器R1中←R[R1]+ Imm16 （2）将存储单元的内容加到寄存器R1中←R[R1]+ M[Imm16] （3）将存储单元的内容作为地址存储单元的内容加到寄存器R1中。←R[R1]+ M[M[Imm16]] 参考答案： MDRout, Yin R1out, add, Zin Zout, R1in 需3个时钟周期 MDRout, MARin Read1,（R1out, Yin也可以放在该控制信号所在的时钟周期中） Read2, R1out, Yin MDRout, add, Zin Zout, R1in 需5个时钟周期 MDRout, MARin Read1 Read2 MDRout, MARin Read1,（R1out, Yin） Read2, R1out, Yin MDRout, add, Zin Zout, R1in 需8个时钟周期 6. 假定图6.24单周期数据通路对应的控制逻辑发生错误，使得在任何情况下控制信号RegWr、RegDst、Branch、MemWr、ExtOp、R-type总是为0，则哪些指令不能正确执行？为什么？ 参考答案： 总是0 总是1 RegWr 则所有需写结果到寄存器的指令（如：R-Type指令、load指令等）都不能正确执行，因为寄存器不发生写操作 不需写结果到寄存器的指令可能会出错（如store,分支,转移指令等） RegDst 则所有R-Type指令都不能正确执行，因为目的寄存器指定错误 所有非R-Type指令都不能正确执行 Branch Branch指令可能出错，因为永远不会发生转移 非Branch指令都出错,因为下条指令的地址计算错误 MemWr Store指令不能正确执行，因为存储器不能写入所需数据 非Store指令都会出错,因为存储器内会写入错误数据 ExtOp 需要符号扩展的指令（如Beq、lw/sw,addiu等）发生错误 必须0扩展的指令会出错(比如ori) 7. 假定图6.24单周期数据通路对应的控制逻辑发生错误，使得在任何情况下控制信号RegWr、RegDst、Branch、MemWr、ExtOp、R-type总是为1，则哪些指令不能正确执行？为什么？ 参考答案：见第6题的表格. 8. 在MIPS指令集中需要增加一条swap指令，可以使用软件方式用若干条已有指令来实现伪指令，也可以通过改动硬件来实现。 （1）写出用伪指令方式实现“swap $rs, $rt”时的指令序列 （2）假定用硬件实现时会使一条指令的执行时间增加10%，则swap指令在程序中占多大的比例才值得用硬件方式来实现？ 参考答案： （1） swap指令