I2C详解.docxVIP

1、基本概念? ? ??主机? ? ? ? ? ? 初始化发送，产生时钟信号和终止发送的器件? ? ??从机?? ? ? ? ? ?被主机寻址的器件? ? ??发送器 ? ? ? ?发送数据到总线的器件? ? ? 接收器 ? ? ? ?从总线接收数据的器件? ????多主机 ? ? ? ?同时有多于一个主机尝试控制总线 但不破坏报文? ? ??仲裁 ? ? ? ? ? 是一个在有多个主机同时尝试控制总线，但只允许其中一个控制总线并使报文不被破坏的过程? ? ??同步 ? ? ? ? ? 两个或多个器件同步时钟信号的过程2、硬件结构每一个I2C总线器件内部的SDA、SCL引脚电路结构都是一样的，引脚的输出驱动与输入缓冲连在一起。其中输出为漏极开路的场效应管、输入缓冲为一只高输入阻抗的同相器。这种电路具有两个特点：（1）由于 SDA、SCL 为漏极开路结构，借助于外部的上拉电阻实现了信号的“线与”逻辑；?（2）引脚在输出信号的同时还将引脚上的电平进行检测，检测是否与刚才输出一致。为 “时钟同步”和“总线仲裁”提供硬件基础。3、时钟同步如果从机希望主机降低传送速度可以通过将SCL主动拉低延长其低电平时间的方法来通知主机，当主机在准备下一次传送发现SCL的电平被拉低时就进行等待，直至从机完成操作并释放SCL线的控制控制权。这样以来，主机实际上受到从机的时钟同步控制。可见SCL线上的低电平是由时钟低电平最长的器件决定；高电平的时间由高电平时间最短的器件决定。这就是时钟同步，它解决了I2C总线的速度同步问题。4、主机发送数据流程（1）主机在检测到总线为“空闲状态”（即 SDA、SCL 线均为高电平）时，发送一个启动信号“S”，开始一次通信的开始（2）主机接着发送一个命令字节。该字节由 7 位的外围器件地址和 1 位读写控制位 R/W组成（此时 R/W=0）（3）相对应的从机收到命令字节后向主机回馈应答信号 ACK（ACK=0）（4）主机收到从机的应答信号后开始发送第一个字节的数据（5）从机收到数据后返回一个应答信号 ACK（6）主机收到应答信号后再发送下一个数据字节（7）当主机发送最后一个数据字节并收到从机的 ACK 后，通过向从机发送一个停止信号P结束本次通信并释放总线。从机收到P信号后也退出与主机之间的通信注意：①主机通过发送地址码与对应的从机建立了通信关系，而挂接在总线上的其它从机虽然同时也收到了地址码，但因为与其自身的地址不相符合，因此提前退出与主机的通信；②主机的一次发送通信，其发送的数据数量不受限制。主机是通过 P 信号通知发送的结束，从机收到 P 信号后退出本次通信；③主机的每一次发送后都是通过从机的 ACK 信号了解从机的接收状况，如果应答错误则重发。5、主机接收数据流程（1）主机发送启动信号后，接着发送命令字节（其中 R/W=1）（2）对应的从机收到地址字节后，返回一个应答信号并向主机发送数据（3）主机收到数据后向从机反馈一个应答信号（4）从机收到应答信号后再向主机发送下一个数据?（5）当主机完成接收数据后，向从机发送一个“非应答信号（ACK=1）”，从机收到ASK=1 的非应答信号后便停止发送（6）主机发送非应答信号后，再发送一个停止信号，释放总线结束通信注意：主机所接收数据的数量是由主机自身决定，当发送“非应答信号/A”时从机便结束传送并释放总线（非应答信号的两个作用：前一个数据接收成功，停止从机的再次发送）。6、总线死锁原因分析I2C总线写操作过程中，主机在产生启动信号后控制SCL产生8个时钟脉冲，然后拉低SCL信号为低电平，在这个时候，从机输出应答信号，将SDA信号拉为低电平。如果这个时候主机异常复位，SCL就会被释放为高电平。此时，如果从机没有复位，就会继续I2C的应答，将SDA一直拉为低电平，直到SCL变为低电平，才会结束应答信号。而对于主机来说，复位后检测SCL和SDA信号，如果发现SDA信号为低电平，则会认为I2C总线被占用，会一直等待SCL和SDA信号变为高电平。这样，主机等待从机释放SDA信号，而同时从机又在等待主机将SCL信号拉低以释放应答信号，两者相互等待，I2C总线进人一种死锁状态。同样，当I2C进行读操作时，从机应答后输出数据，如果在这个时刻主机异常复位而此时从机输出的数据位正好为0，也会导致I2C总线进入死锁状态。解决方案通常有如下几种：（1）将从机的电源设计为可控，当发生总线死锁的时将从机复位（2）可以在从机的程序中加入监测功能，如果总线长时间被拉低则释放对总线的控制（3）在主机中增加I2C总线恢复程序。每次主机复位后，如果检测到SDA被拉低，则控制SCL产生=9个时钟脉冲(针对8位数据的情况)，每发送一个时钟脉冲就检测SDA是否被释放，如果SDA已经被释放就再模拟产生一个停止信号，这样从