第8章 触发器_图文-课件（PPT-精）.pptVIP

2、 动态参数 （1）平均传输时间tpd 平均传输时间tpd的定义是指CP动作沿(上升沿或下降沿)开始，到触发器输出状态稳定下来为止的一段时间。 （2）最高时钟频率fmax 当触发器接成T触发器且T=1时，所允许的最高时钟频率称为fmax。在测定fmax时，必须在规定的负载条件下进行，因为测得的结果和负载状态很有关系。 本章小结： 　　触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。 　　触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。 　　各种不同逻辑功能的触发器的特性方程为： RS触发器：Qn+1=S+RQn，其约束条件为：RS＝0 JK触发器： Qn+1=JQn+KQn D触发器： Qn+1=D T触发器： Qn+1=TQn+TQn T‘触发器： Qn+1=Qn T 触发器 Qn+1=T?Qn 　　同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。 具体的各种触发器的特性方程： 基本RS触发器： Q n+1=S+RQn RS=0 同步触发器： Q n+1=S+RQn RS=0 CP＝1（或0）时有效 同步RS触发器 Q n+1= D CP＝1（或0）时有效 同步D触发器 主从触发器： Q n+1=S+RQn RS=0 CP下降沿（或上升沿）到时有效 Q n+1=JQn+KQn CP下降沿（或上升沿）到时有效 边沿触发器： Q n+1= D CP下降沿（或上升沿）时刻有效 Q n+1=JQn+KQn CP下降沿（或上升沿）时刻有效 电路特点 逻辑符号 ①主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有　CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。 带清零端和预置端的主从JK触发器 RD=0，直接置0 0 1 1 1 1 0 0 1 SD=0，直接置1 1 0 0 0 1 1 1 1 带清零端和预置端的主从JK触发器的逻辑符号 集成主从JK触发器 低电平有效 低电平有效 CP下降沿触发 与输入主从JK触发器的逻辑符号 主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP＝1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。 2、边沿JK触发器 CP下降沿时刻有效 边沿JK触发器的逻辑符号 边沿JK触发器的特点 ①边沿触发，无一次变化问题。 ②功能齐全，使用方便灵活。 ③抗干扰能力极强，工作速度很高。 集成边沿JK触发器 ①74LS112为CP下降沿触发。 ②CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。 注意 8.4 边沿D触发器 8.4.1 内部结构 8.4.2 工作原理和逻辑功能 退出 1、内部结构 工作原理 （1）CP＝0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。 （2）CP＝1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP＝1期间始终都有Qm=D。 下降沿时刻有效 （3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。 （4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。 综上所述，边沿D触发器的特性方程为： 边沿D触发器没有一次变化问题。 逻辑符号 集成边沿D触发器 注意：CC4013的异步输入端RD和SD为高电平有效。 CP上升沿触发 8.5 触发器的功能分类及相互转换 8.5.1 触发器的功能分类 8.5.2 不同类型时钟触发器的相互转换 退出 1、 触发器的功能分类 （1）RS触发器 定义：在CP信号作用下，根据