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第二章 VHDL代码结构 VHDL代码基本单元 库声明 库的种类 库的声明 实体 构造体 例题 VHDL代码基本单元 一段独立的VHDL代码至少包括三个部分： ? 库（Library）声明：如ieee, std, work等 ? 实体（Entity）：I/O Pin ? 构造体（Architecture）或结构体：具体描述电路所要实现的功能 一、 库 将常用代码存放到库中有利于设计的复用和代码共享，也可使代码结构更清晰； 库的典型结构： 2）STD 库（默认库） VHDL的标准资源库，包括数据类型和输入/输出文本等内容。库中包集有：standard和textio。 3）WORK库（默认库） 当前工作库，当前设计的所有代码都存放在work库中，无需声明。 信号的类型：BIT、STD_LOGIC、INTEGER等； 实体ENTITY的命名：不要与VHDL关键字冲突。 例子： 基本的与非门---纯组合逻辑 构造体举例： ARCHITECTURE myarch OF nand_gate IS BEGIN x=a NAND b; END myarch; 例题 例1 带有异步复位端的D触发器—纯时序逻辑 1 ----------------------------------------------------------------------- 2 LIBRARY ieee; 3 USE ieee.std_logic_1164.all; 4 ----------------------------------------------------------------------- 5 ENTITY dff IS 6 PORT(d, clk, rst: IN STD_LOGIC; 7 q: OUT STD_LOGIC); 8 END dff; 9 ----------------------------------------------------------------------- 10 ARCHITECTURE behavior OF dff IS 11 BEGIN 12 PROCESS (rst, clk) 13 BEGIN 14 IF (rst=‘1’) THEN 15 q=‘0’; 16 ELSIF ( clk’EVENT AND clk=‘1’ ) THEN 17 q=d; 18 END IF; 19 END PROCESS; 20 END behavior; 21---------------------------------------------------------------------- 例子2.1的仿真波形图 例2 D触发器+与非门---组合逻辑与时序逻辑相结合的电路 ----------------------------------------------------------------------- LIBRARY ieee; USE ieee.std_logic_1164.all; 1 ----------------------------------------------------------------------- 2 ENTITY example IS PORT (a, b, clk: IN BIT; q: OUT BIT); 5 END example; 6 ----------------------------------------------------------------------- 7 ARCHITECTURE example OF example IS 8 SIGNAL temp: BIT; 9 BEGIN 10 temp= a NAND b; 11 PROCESS (clk) 12 BEGIN 13 IF (clk’EVENT AND clk=‘1’) THEN q= temp ; 14 END IF; 15 END PROCESS; 16 END example; 17 ----------------------------------------------------------