基于FPGA的定时器实验.doc

基于FPGA的定时器实验 学 院 专 业 班 级 学 号 学生姓名 指导教师 完成日期 目 录 一、实验目的 二、实验内容 三、实验原理 四、实验步骤 （一）创建工程 （二）编译文本文件 （三）SOPC硬件设计 （四）软件设计 五、实验总结 定 时 器 实 验 一、实验目的 （1）熟悉NiosII处理器定时器的相关设置。 （2）了解定时中各寄存器的作用。 （3）在NiosII IDE开发环境中对定时器进行编程。 二、实验内容 编写程序，利用定时器功能设计秒表。 三、实验原理 在SOPC Builder中添加的定时器是一个32位递减计数器，在软件开发中需要配置几个相关的寄存器来控制该定时器的工作。 定时器主要包含6个寄存器，分别是状态寄存器status、控制寄存器control、周期寄存器periodl和periodh、快照寄存器snapl了和snaph。 表3.3.1 定时器寄存器定义 偏移 名称 R/W 说明/位描述 15 。。。。。。 3 2 1 0 0 status RW run to 1 control RW stop start cont ito 2 periodl RW 定时器周期低16位 3 periodh RW 定时器周期高16位 4 Snapl RW 定时器内部计数器低16位快照 5 snaph RW 定时器内部计数器高16位快照 控制定时器工作需要执行以下几个步骤： 设置定时器的定时周期，主要是分别向寄存器periodl和periodh中写入32位周期值得低16位和高16位数值； 配置定时器控制寄存器 向start位或stop位写1来开启或停止定时器工作； 向ito定时中断使能位写1或0来使能和禁止定时器中断； 向cont位写1或0来设置定时器连续工作或单次工作模式； 读写定时器快照寄存器 快照寄存器中的值是定时器内部的当前计数值，对其进行写操作可以重置计数器当前计数值。 四、实验步骤 （一）创建工程 在计算机上安装好Quartus II后，直接双击桌面上的快捷方式或在程序菜单中运行Altera下的Quartus II 6.0，即出现Quartus II 6.0用户界面，如图1所示。 图1 Quartus II 6.0用户界面 在Quartus II用户界面的File菜单下，选择New Project Wizard……，出现创建工程向导界面，如图2所示。单击Naxt按钮进入下一界面。 图2 Quartus II创建过程向导界面 （1）在指定位置输入设计中使用的工作目录、工程名称、顶层设计实体名称，如图3所示。 图3 （2）单击Nxet按钮，进入下一步，如果需要也可以在Flie name处添加设计文件。 （3）选择可编程器件为Cyclone II EP2C35F672C6N,如图4所示，此设计过程可以在以后完成。 图4 （二）编译文本文件 （1）启动Verilog HDL文本编辑器 在Quartus II 6.0用户界面的File菜单下，选择New…，在弹出的新建设计文件选择窗口的Design File中选择Verilog HDL File，如图5所示。单击OK按钮即可启动Verilog HDL文本编辑器。 图5 （三）SOPC硬件设计 （1）利用“实验一”的方法，添加Nios II处理器、led_pio（8位、方向输出）和Jtag Uart。 （2）在上述模块的基础上再添加两个模块：SDRAM模块和定时器模块。 添加SDRAM模块： 在SOPC Builder窗口中，选择Memory-SDRAM Controller，弹出对话框如图3.3.1，在Data Width中选择16；Chip Select选1；Banks选4，Row选12，Column选8； 图3.3.1 设置SDRAM控制器参数 B．单击Next，在出现的对话框中设置SDRAM时序参数如图3.3.2所示。点击Finish，将其命名为“sdram”。 图3.3.2 设置SDRAM控制器时序参数 添加定时器模块： 在SOPC Builder窗口中，选择Other-Interval Timer，弹出对话框如图3.3.3所示。 图3.3.3 系统时钟定时器设置 B．定时器的时间设置为20ms，寄存器的三个选项“Writable period、Readable snapshot和Start/Stop control bits”全部选中。再把定时器重命名为“sys_clock_timer”，作为系统的系统时钟定时器。 C．用同样的方法再添加一个定时器，其设置如图3.3.