《数字系统设计与Verilog HDL》第7章.pptxVIP

第7章 Verilog设计的层次与风格;主要内容;Verilog设计的描述风格 ;在Verilog程序中可通过如下方式描述电路的结构 ◆ 调用Verilog内置门元件（门级结构描述） ◆ 调用开关级元件（晶体管级结构描述） ◆ 用户自定义元件UDP（也在门级）;;门元件的调用;门元件的调用;【例7.1】 调用门元件实现的4选1 MUX module mux4_1a(out,in1,in2,in3,in4,s0,s1); input in1,in2,in3,in4,s0,s1; output out; wire s0_n,s1_n,w,x,y,z; not (sel0_n,s0),(s1_n,s1); and (w,in1,s0_n,s1_n),(x,in2,s0_n,s1), (y,in3,s0,s1_n),(z,in4,s0,s1); or (out,w,x,y,z); endmodule;;7.3 行为描述 ;【例7.2】 用case语句描述的4选1 MUX module mux4_1b(out,in1,in2,in3,in4,s0,s1); input in1,in2,in3,in4,s0,s1; output reg out; always@(*) //使用通配符 case({s0,s1}) 2b00:out=in1; 2b01:out=in2; 2b10:out=in3; 2b11:out=in4; default:out=2bx; endcase endmodule;采用行为描述方式时需注意;7.4 数据流描述 ;【例7.4】 数据流描述的4选1 MUX module mux4_1c(out,in1,in2,in3,in4,s0,s1); input in1,in2,in3,in4,s0,s1; output out; assign out=(in1 ~s0 ~s1)|(in2 ~s0 s1)| (in3 s0 ~s1)|(in4 s0 s1); endmodule; 数据流描述 ;7.5 不同描述风格的设计 ;【例7.12】 调用门元件实现的1位全加器 ;数据流描述的1位全加器;行为描述的1位全加器;采用层次化方式设计1位全加器 ;;;;module add4_1(sum,cout,a,b,cin); output [3:0] sum; output cout; input [3:0] a,b;input cin; ? full_add1 f0(a[0],b[0],cin,sum[0],cin1); full_add1 f1(a[1],b[1],cin1,sum[1],cin2); full_add1 f2(a[2],b[2],cin2,sum[2],cin3); full_add1 f3(a[3],b[3],cin3,sum[3],cout); endmodule;【例7.18】 数据流描述的4位加法器 module add4_2(cout,sum,a,b,cin); input cin; input[3:0] a,b; output[3:0] sum; output cout; assign {cout,sum}=a+b+cin; endmodule;7.6 多层次结构电路的设计;1．图形与文本混合设计 ;2．文本设计; 对于上面的模块调用，可采用位置对应的方式，即调用时模块端口列表中信号的排列顺序与模块定义时端口列表中的信号排列顺序相同；也可以采用信号名对应方式，此时不必按顺序，例如上面对reg8的调用： module reg8(qout,in,clk,clear); //reg8的模块声明 reg8 accreg8(accout,sum,clk,clear); //调用方式1，位置对应 Reg8 accreg8(.qout(accout),.clear(clear), .in(sum),.clk(clk)); //调用方式2，信号名对应;7.7 基本组合电路设计;;;;7.8 基本时序电路设计;;;;;;7.9 三态逻辑设计 ;;;;;7.10 RAM存储器设计 ;;;;;7.11 FIFO缓存器设计 ;;;;;习 题 7;