垂直沟道纳米线器件的非对称源漏掺杂设计及侧墙-中国科技论文在线.PDFVIP

中国科技论文在线 垂直沟道纳米线器件的非对称源漏掺杂设 计及侧墙结构优化# 陈珙，黎明** 5 （北京大学微纳电子学研究院，北京 100871 ） 摘要：本文针对垂直沟道围栅纳米线场效应晶体管，提出了一种涉及源漏延伸区、源漏侧墙 k 值以及源漏侧墙宽度的器件设计，TCAD （计算机辅助设计软件）仿真结果显示，将源端 进行均匀重掺杂的同时，对漏端进行单边的高斯掺杂（掺杂带尾位于沟道一侧），更有利于 10 抑制器件的短沟道，同时提高器件的驱动能力。另外，在漏端采用高k 材料，同时适当放宽 漏端侧墙宽度，可以将器件的寄生电容控制在较小的同时，进一步降低短沟效应以及提高开 态电流。由此可见，垂直沟道的围栅纳米线器件将来应用在低功耗领域具备巨大潜力。 关键词：微电子学；垂直纳米线；非对称源漏；侧墙k 值；寄生电容 中图分类号：TN47 15 Asymmetric Source/Drain Doping Design and Spacer Optimization For Vertical Channel Nanowire FET CHEN Gong, LI Ming (Microelectronics, Peking University, Beijing 100871) 20 Abstract: In this paper, a source/drain design for vertical channel nanowire FETs involving extension doping profile, spacer dielectric constant and spacer width is proposed and demonstrated by TCAD simulation. The results show that asymmetric graded lightly doped drain (AGLDD) exhibits excellent SCE controllability and driving capability even with relatively large nanowire diameter. By adopting high-k spacer material and optimizing drain spacer width, preferable SCE immunity and higher 25 overdrive current are achieved while parasitic capacitance can be maintained in an acceptable range. This scheme provides a feasible guideline for future low power vertical channel nanowire FETs design. Keywords: microelectronics; vertical nanowire; asymmetric source/drain; spacer k-value; parasitic capacitance 30 0 引言 当半导体器件的特征尺寸进入亚10nm 尺度，由于存在十分严重的短沟道效应和功耗密 度问题，延续摩尔定律已经变成了巨大的挑战。围栅纳米线器件由于其自身优异的沟道电势 35 控制能力，变得越来越引人注目[1]。围栅纳米线器件有两种沟道方向，横向水平的沟道以