TMSVC多功能视频采集处理和显示系统.docVIP

基于TMS320VC5416的多功能视频采集处理和显示系统 参赛队员名单： 杜冰　李强 高庆 代少升 指导教师： 罗 钧 参赛单位和邮编：重庆大学光电工程学院 电子邮件地址： luojun@cqu.edu.cn 参赛类型： 系统设计（包括相应的软件和算法） 摘要：本文介绍了基于DSP的多功能视频采集处理和显示系统。详细论述了视频采集、图像处理、大容量数据存储、数据显示模块的构成和功能。TMS320VC5416 视频采集 图像处理 海量存储 LCD 引 言 随着科学技术的高速发展，图像数字化处理在军事、科研、工农业生产、医疗卫生等领域的应用越来越广泛。现有常见的图象采集处理系统，如数码相机，往往没有高速、大容量的存储设备，而在高速采集存储系统中，数据存储是一项关键技术采用高速硬盘直接数据存储优势 可以实现单帧和连续多帧的视频采集 可以通过接口与ＰＣ进行通讯 可以进行图象的浏览和处理 可以实现海量存储 系统组成框图如下所示： 图1 系统框图 一．系统工作原理： 本系统由视频采集模块，DSP处理模块，大容量存储器模块，液晶显示模块等组成。上电后，系统初始化，确定视频解码芯片的工作模式，DSP复位，将外部FLASH存储器中的程序引导入其内部程序存储器中。摄象头将复合视频信号送视频解码芯片中，视频解码芯片按设定的模式将复合视频信号进行解码，输出需要的YUV 422的数字视频信号，由CPLD将输出的YUV 422的数字信号按像素逐个存入SRAM中，当一帧图象存完后通知DSP读取，DSP收到此信号后，将一帧图象从SRAM中读出，写入外接大容量存储器中，并送液晶显示模块进行显示。在系统中留有与上位机通信的接口。 二．系统的构成： 视频采集模块： 视频采集芯片（SAA7111）： PHILIS公司的可编程视频解码器SAA7111，采用CMOS工艺，通过简单的I2C总线编程，可设定SAA7111的工作模式和读取其状态。SAA7111内部具有抗混叠滤波器、四路模拟输入，可编程选择四路视频输入中的一路或两路组成不同的工作模式，可进行静态增益控制或自动增益控制；支持YUV 422、CCIR 656（8位）、RGB 888等多种图像输出模式；自动检测50Hz或60Hz的场频，并且在PAL和NTSC格式之间自动切换；VREF（场同步）信号、HREF（行同步）信号、RTS0（奇偶场）信号和LLC2（像素时钟）信号都有管脚直接引出，省去以往时钟同步电路的设计，简化了接口电路，提高系统可靠性。视频转换接口主要根据SAA7111输出的同步脉冲产生帧存器的地址信号和读写、片选等控制信号。SAA7111输出时钟信号包括LLC和LLC2，其中LLC2为像素时钟频率13.5MHz，用来同步整个采集系统；输出的HREF的高电平表示一行有效像素，为720个LLC2周期；输出的VREF的低电平表示场消隐信号，为26行，高电平为有效图像信号，单场为286行；ODD=1为奇数场，ODD=0为偶数场；输入信号FEI＃=0，允许数据输出，FEI＃=1,三态隔离。 图2 一行图像采集时的同步信号时序图。 视频采集电路框图： 图3视频采集电路框图 视频采集电路工作原理： 视频采集模块负责将摄像机的模拟视频信号转换成YUV 422的数字视频信号，并将图像逐帧存入SRAM中，通知DSP读取。 在采集的过程中，视频解码芯片输出的YUV信号、VREF（场同步）信号、HREF（行同步）信号、RTS0（奇偶场）信号和LLC2（像素时钟）信号都与CPLD相连，当RTS0＝1，VREF＝1，HREF＝1或 当RTS0＝0，VREF＝1，HREF＝1时，对像素时钟LLC2信号进行计数，取一帧图像中320×240的一块。CPLD除了完成上述工作外，还要产生SRAM的地址、读写、选通等信号。因此，在CPLD中构造了一个17位计数器，以像素时钟LLC2信号为计数脉冲，其输出即产生SRAM的地址信号。SRAM的读写、选通信号可直接由LLC2信号及其取反后的信号组成。 1．4 视频采集模块CPLD原理框图： 图4 视频采集CPLD原理框图 ２．DSP处理模块 TMS320VC5416是基于TMS320C5x系列的16位定点数字处理芯片。应用一种高性能修正哈弗体系结构K字的数据存储器和16K字的程序存储器以及专门用途的的硬件逻辑，并配备有功能强大的指令系统，能够保证其具有强大的运算能力、高度的并行性和广泛的应用性。同时还集成有DMA控制器、主机接口(HPI)、中断选择器等外设能够方便快速地同外部