液晶显示屏LCD显示设计课程设计.docVIP

江西理工大学应用科学学院 SOPC/EDA综合课程设计报告 图1 下载/编程接口电路图 图2 液晶显示屏 2.1.1 模块引脚说明 表1 模块引脚 逻辑工作电压（VDD）：3.3~5.5V 电源地（GND）：0V 工作温度（Ta）：0~+50℃（常温）/ -20~70℃（宽温） 2.1.2 接口时序 模块有并行和串行两种连接方法（时序如下）： a) 8位并行连接时序图 图3 MPU写资料到模块 图4 MPU从模块读出资料 串行连接时序图 图5 串行时序图 表2 时钟周期表 串行数据传送共分三个字节完成： 第一字节：串口控制——格式 11111ABC A为数据传送方向控制：H表示数据从LCD到MCU，L表示数据从MCU到LCD。 B为数据类型选择： H表示数据室显示数据，L表示数据室控制指令 C固定为0 第二字节：（并行）8位数据的高4位——格式DDDD0000 第三字节：（并行）8位数据的低4位——格式DDDD0000 串行接口时序参数：（测试条件： T=25℃ VDD=4.5V） 2.1.3 用户指令集 指令表1：（RE=0：基本指令集） 表3 基本指令表 指令表2：（RE=1：扩充指令集） 表4 扩充指令表 2.1.4 FPGA与LCD连接方式 FPGA与LCD连接方式：（仅PK2型含此）。由实验电路结构图COM可知，默认情况下， FPGA是通过89C51单片机控制LCD液晶显示的，但若FPGA中有Nios嵌入式系统，则能使 FPGA直接控制LCD显示。方法是拔去此单片机（在右下侧），用连线将座JP22/JP21（LCD 显示器引脚信号）各信号分别与座JP19/JP20（FPGA引脚信号）相连接即可。 图6 实验电路结构图COM 本方案采用的FPGA为Alter公司的ACEX1K30芯片，它可提供系统的时钟及读写控制， ACEX系列的FPGA由逻辑数组块LAB（Logic array block）、嵌入式数组块EAB（embedded arr ay block）、快速互联以及IO单元构成，每个逻辑数组块包含8个逻辑单元LE（logic element）和一个局部互联[1]。每个逻辑单元则由一个4输入查找表（LUT）、一个可 编程触发器、快速进位链、级连链组成，多个LAB和多个EAB则可通过快速通道互相连 接。EAB是ACEX系列器件在结构设计上的一个重要部件，他是输入埠和输出埠都带有触 发器的一种灵活的RAM块，其主要功能是实现一些规模不太大的FIFO、ROM、RAM和双埠 RAM等。在本液晶显示接口电路中，EAB主要用宏功能模块实现片上ROM。它通过调用FPGA 上的EAB资源来实现汉字的显示和字符的存储，并根据控制信号产生的地址值从ROM中 读取字符值，然后送LCD显示器进行显示。由于所用的图形点阵液晶块内置有SED1520 控制器，所以，其电路特性实际上就是SED1520的电路特性。 SED1520的主要特性如下： (1)具有液晶显示行驱动器，具有16路行驱动输出，并可级联实现32行驱动。 (2)具有液晶显示列驱动器，共有61路列驱动输出。(3)内置时序发生器，其占空比可设 置为1/16和1/32两种。 (4)内藏显示内存，显示内存内的数据可直接显示，1为显示，0为不显示。 (5)接口总线时序可适配8080系列或M6800系列，并可直接与计算机接口。 (6)操作简单，有13条控制指令。 (7)采用CMOS工艺，可在电压低至2.4-7.0V时正常工作，功耗仅30μW。 本设计所用的字符液晶模块CM12232由两块SED1520级连驱动，其中一个工作在主 工作方式下，另一个工作在从方式下，主工作方式SED1520负责上半屏16行的驱动和左 半屏的61列驱动，从工作方式的SED1520则负责下半屏16行的驱动和右半屏的61列驱 动，使能信号E1、E2用来区分具体控制的是那一片SED1520，其系统的硬件连接图如图 1所示。由图1可见，该系统的硬件部分连接十分简单，其中FPGA部分没画出，而液晶 与FPGA的接口则可直接以网表的形式给出，将它们直接与FPGA的普通I/O引脚相连即 可。系统的软件接口实现具体实现的重点是如何从存放有字符的ROM块中读出数据，并 按照液晶的时序正确的写入，在介绍具体实现方法前，首先要熟悉SED1520的指令。 SED1520的控制指令表 ????????????????????? 设计过程 4.1 初始化部分的状态机设计 根据字符模块初始化的流程图： 图7 LCD初始化流程图 4.2 时钟模块的设计 由于FPGA开发板上自带的晶振频率为50MHZ，而所需要的时钟频率则需要小于13.9K。 因此需要一个分频器对其进行分频。这里采用简单的计数器对其进行分频，