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SZDSPⅡ型开发实验平台使用指南 第一章． 实验系统标准配置 TI主控板（2X、3X、5X）其中任意一种 ALTERA、LATTICE、XILINX三公司中的任意一种CPLD或FPGA系统模板一块 3、高速或者高精度A/D、D/A板可选 4、CAN总线接口 5、USB接口 6、同步串行口 7、232、485异步串口电路 8、语音芯片TLC320AD50 9、I/O 扩展电路 10、语音电路 11、CPLD、FPGA电路 12、单片机管理单元 13、拨码功能选择电路 14、键盘、液晶屏电路 15、数码、发光二极管显示电路 16、机电控制模块（可选） 17、通信模块（可选） 18、视频模块（可选） 实验仪的开关、插座定义及初始状态 J28是USB接口 J24为CAN总线接口 DB9插座是232异步串行接口 J3是485接口 M3是耳机插孔,语音输出用 M1是麦克风插孔,语音输入用 J31是可外扩的DSP高16位数据和高位地址线接口(位于主板的最左上方)，其具体管脚 定义如下：1~8脚是DSP的高位地址线A23~A16；9~24脚是DSP的高16位地址线D31~D16； J32是可外扩的DSP低16位地址线和数据线接口，其具体管脚定义如下：1~16脚是DSP的低16位地址线A15~A0；17~32脚为DSP的低16为数据线D0~D15;31脚是电源端+5V,32脚是接地端GND。 J43为DSP F2407的16位A/D引出端，其具体管脚分布如下：1~16是DSP 2407的16 位A/D ADCIN00~ADCIN15；17脚是模拟地AGND，18脚是模拟电压A3.3V。 10、J33是CPLD或FPGA（以下简称CPLD）的I/O脚用来做控制线的输出端，可做二次开发用,其接法口如下：1~10脚是DSP小系统上的CPLD的I/O引出端，可作为信号的输出用；11~20脚是DSP小系统上的CPLD的I/O引出端，可作为信号的输入输出用；21、31脚是空脚；22脚是DSP的时钟引出端；23、24、25脚分别可作为FLASH的写控制、读控制、片选；26、28脚为DSP小系统上CPLD的全局使能引出端，可作为信号输入也可为全局使能信号；27、30脚为DSP小系统上CPLD的时钟引出端，可作为输入信号也可为时钟输入；29脚是DSP小系统上CPLD的引出端，可作为信号输入；32脚是复位信号RESET。 11、J14、J13、J11、J15、J44、J8、J45、J10是DSP小系统与主板的接口插座，其插入方式是看DSP的小系统板上的P1的方向，使P1（电源插座）在左上方方向对应着往下插。 12、J23、J22是CPLD模块与主板的接口插座（DB25在左边） 13、J18、J16是AD、DA采集卡与主板的接口插座（模拟接口在右边） 14、J29是电源输入端，其管脚具体分布如下： 1、2、3、4脚分别是+5V、-5V、-12V、+12V输入端；5和6脚是接地端。在次主板的右上角有四个发光二极管分别代表+5V、-5V、-12V、+12V电压的有无，当电压接通时，相应的发光二极管就会亮。 15、J42是DSP F2407的PWM引出端，其管脚具体分布如下： 1~6脚是CAP1~CAP6;7~10脚是T1PWM~T4PWM;11~22脚是PWM1~PWM12;23脚是接地端GND;24脚为电源端3.3V;25、26脚分别是CLKINA、CLKINB；27、28为接地端GND；29、30是电源端5V的VCC。 16、J2是液晶屏数据线和控制线可外扩的接口，其具体管脚分布如下： 1脚是接地端GND；2脚是电源端VCC；3、18脚是亮度调节端；4脚是RS；5脚是R/W；6脚是使能端E；7~14脚是数据线D0~D7；15、16是片选端CS1、CS2；17脚是电源端VCC；19是电源端VCC0；20脚是接地端GND； 17、开关J39（右下角）是DSP与MCU工作时的选择档，当开关往上拨时为单片机对外输出有效，往下拨时是DSP对外控制有效。 18、开关S33、S34（右上角）分别是+5V与+12V、-12V与-5V电源开关，当开关往下拨时为电压输入。 19、开关S31（右下角）是选通HPI口时数据的方向选择，开关往上拨表示不选通HPI口，往下拨为选中HPI口。 第二章. 系统硬件单元及模块 此部分为实际硬件连接原理图，图上相同标号表示具有相同的电器连接。 1、语音处理模块 图一 语音处理模块 模块说明： 音频经M2或M1输入后，由2272滤波，通过AD50采集信号，然后由DSP5402 的同步串口0（BDR0、BDX0、BCLKR0、BCLKX0、BFSX0、BFXR0）传输采集过来的数字信号，并由D