基于CPLD实现FPGA的SPI Flash配置.docVIP

基于CPLD实现FPGA的SPI Flash配置 　　摘要：FPGA在电子通信领域是一种用途广泛的可编程逻辑器件，能否选择合适的程序配置方式是一个重要的问题，关系到FPGA上电后能否快速可靠地进入到工作状态。通过设置FPGA为从串配置模式，利用SPI Flash芯片作为外置存储器，CPLD作为程序加载控制器可以对FPGA进行可靠配置。实践证明，这种配置方式操作方便，可实施性强，具有一定的参考价值。 　　关键词：FPGA CPLD SPI Flash 配置 　　中图分类号：TP206.1 文献标识码：A 文章编号：1007-9416（2016）12-0092-02 　　1 引言 　　现场可编程门阵列（FPGA）技术在当前许多领域都得到了大规模的广泛应用，包括通信、网络、工业、医疗、汽车等各个领域都发挥了重要作用，满足了对电子产品高性能、高可靠性和高灵活性的要求。 　　FPGA基于芯片内部的SRAM技术完成其逻辑功能，并具有可重复编程的特点，但是SRAM存在易失性，掉电则数据丢失，因此需要将配置程序存入外部存储芯片中，上电进入对应的管理模式即可进行程序加载。FPGA的程序配置有多种选择方式，既可以选择FPGA公司提供的配置芯片，也可以选择通用存储芯片，还可以选择在线配置模式。而选用通用存储芯片在性价比方面具有一定的优势，通过CPLD进行数据读写控制操作，即可实现对FPGA的程序配置，操作简单灵活。 　　2 配置原理 　　按照数据接口进行划分，FPGA的配置模式可以分为并行模式和串行模式。按照是否由FPGA提供时钟源又可以分为主模式和从模式，由FPGA提供配置时钟CCLK信号的模式称为为主模式，反之由外部器件给FPGA提供配置时钟的模式称为从模式。因此配置模式主要包括主并、主串、从并、从串以及JTAG配置方式。具?w模式由FPGA模式管脚M2、M1、M0设定。外部SPI Flash芯片是一种串行芯片，CPLD作为主控制器，选择从串配置模式。M（2：0）信号设为“111”。 　　FPGA选用Xilinx公司的Virtex 6芯片XC6VLX130T。Virtex 6系列芯片采用40nm工艺制造，是一种高性能的现场可编程门阵列。Virtex 6 FPGA系列包括高性能逻辑、高性能DSP以及高速串行收发器三个面向应用领域而优化的FPGA平台，分别提供了不同的功能和特性组合来满足不同客户应用的需求。 　　CPLD芯片选用的是Xilinx公司的CoolRunner-Ⅱ系列的XC2A64A。具有高性能、低功耗的特点，并且具有封装尺寸小的特点，可以有效节约电路板的布局面积。 　　SPI FLASH存储芯片选择的是意法半导体的M25P128，存储容量为128M比特。SPI接口最大传输速率为50Mhz。M25P128具有多种操作指令。 　　CPLD执行对SPI Flash芯片的读操作时，操作指令为0x03。当开始读取数据时，首先将片选信号CS由高电平拉为低电平，SPI Flash芯片在数据输入管脚（D）读取读操作指令，然后读取3字节的存储单元的首地址。随后SPI Flash芯片在数据输出管脚（O）输出该地址的存储数据字节。读取地址自动加1，再跳至下一地址，存储字节可以依次输出到数据输出管脚（O）。该Flash芯片为128Mbit，最大存储单元节。当到达最高地址时，地址计数器清零。在此期间CS信号一直保持低电平。一旦CS信号重新拉高，即可中止对数据的读取操作。 　　SPI Flash芯片内部按页分块进行地址空间的划分，可以存储多个FPGA的配置文件。当需要配置FPGA时，CPLD根据配置文件的具体保存地址进行数据的读取操作，从而可以实现在不同功能要求下的不同FPGA文件的动态可重配置，具有一定的灵活性。 　　3 功能实现 　　FPGA配置系统平台主要由3部分组成：FPGA芯片、CPLD芯片和SPI Flash芯片。由CPLD提供配置参考时钟CCLK给FPGA，同时提供SPI工作时钟给SPI Flash芯片。 　　FPGA配置电路图如图1所示。 　　接口信号功能说明如下： 　　MSCK： SPI工作时钟。 　　CS： 配置芯片选择信号，低电平有效。 　　MOSI： Flash数据信号串行输入。 　　MISO： Flash数据信号串行输出。 　　CCLK： FPGA配置时钟，和SPI工作时钟反相。 　　PROG： 低电平FPGA异步复位信号，从低电平重新拉高后才可以进行编程。 　　INIT： FPGA初始化完成信号，当为低电平时，FPGA清除配置寄存器。当FPGA采集配置模式信号M2、M1、M0状态完成后，由低电平变为高电平。 　　DONE： FPGA配置完成信号。 　　CPLD按照不