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基于Cortex-M3内核的嵌入式软件开发 （AN179） 马 雷 译 应用笔记179 基于cortex-m3内核的嵌入式软件开发 2007年版，所有版权保留。 版本发布信息 表1.版本更新历史记录 日期 版本 更新的内容 2007年1月 A 第一版发布(内部) 2007年3月 B 第二版发布 2009年5月 1 翻译英文第二版文档AN179 关于所有权的说明 带有?或者?的字符和图标是ARM有限公司在欧盟和其它国家的注册商标。除非另有说明，在文中提到其它的商标和名字的所有权分别归他们的所有者拥有。在没有得到作者的书面许可之前，这份应用文档或其中的一部分都不得任何形式复制。这份文档描述的产品信息是不断更新和发展的。用户可以诚意地从ARM公司得到关于这份文档的使用和更详细的产品信息。无论如何，这份应用文档意在帮助读者更好的使用这些产品；拒绝用于商业目的。由于用户使用这份文档造成的损失和伤害，ARM有限公司不承担任何责任。ARM公司这些条款的意思是这份应用文档作为一份软件开发的辅助资料，不作为标准使用。 关于机密性的说明 这份文档是一份非机密文件。在得到ARM公司的授权许可后，用户有使用、复制，以及传播这份文件的权利。对于产品开发，这个文档描述的信息是最终版的。 网址 特此声明 本译文仅作为学习交流使用，不得用于任何商业目的。由此引起的版权纠纷，本人概不负责。译文中难免有一些不当之处，请指正。也可邮箱联系，我的邮箱是stm32fan@。 目 录 第一章 Cortex?-M3内核 4 1.1 嵌套向量中断控制器（NVIC） 4 1.2 存储器保护单元（MPU） 4 1.3 调试端口（DAP） 4 1.4 存储器映射 4 第二章 基于Cortex-M3内核的软件开发 6 2.1 异常处理（Exception handling） 6 写一个异常表 6 写一个异常处理过程 7 放一张异常表 7 系统控制空间(SCS)寄存器的配置 7 设置一个中断请求 9 中断的优先级 9 2.2 存储器保护单元（MPU） 9 MPU寄存器的地址 9 储器保护单元（MPU）的配置 10 存储器区域的大小和属性寄存器（存储器存取的类型和许可） 10 子区域（Sub-regions） 11 2.3 栈和堆的配置 11 配置栈和堆 11 一个区域模型 11 两个区域模型 12 八字节栈队列 12 2.4支持的指令集 13 访问存储器指令 13 屏蔽指令 13 条件执行指令 14 2.5位别名区（Bit-banding） 15 地址变换（Address translation） 15 位别名区的读写（Reading and writing to the bit-banding region） 15 使用别名区的C语言代码（Using bit-banding from C code） 15 2.6执行状态（Execution Modes） 16 工作方式（Operating Modes） 16 主堆栈和进程堆栈（Main and Process Stacks） 16 2.7管理程序调用（Supervisor Calls（SVC）） 16 2.8 系统定时器（SysTick） 18 系统定时器 18 系统定时器的配置 18 2.9 RVCT3.0的设置 19 编译器和汇编器的设置 19 链接器的设置 19 第一章 Cortex?-M3内核 这份应用文档介绍了Cortex?-M3内核的ARM处理器的主要性能特点，及其相关的开发工具。这份应用文档还介绍了现有的ARM工程如何移植到Cortex-M3内核的ARM处理器上。 Cortex-M3内核的ARM处理器是一款高性能、低成本，以及其低功耗的32位精简指令处理器。这种内核的处理器仅仅支持Thumb-2指令，不支持ARM指令系统。Cortex-M3内核是基于ARMv7-M架构设计的，是一种高性能ARMv7架构的三种内核之一；这种内核也有低的中断响应时间和划分硬件的特性。Cortex-M3内核也是CPU的内核，这种内核包括很多外设（一个嵌套向量中断控制器、一个可选择的存储器保护单元、定时器、调试端口、一个可选择的嵌入跟踪宏单元）。Cortex-M3内核的存储器内存映射是固定的。 1.1 嵌套向量中断控制器（NVIC） 这一标准依赖于半导体厂商的落实执行，嵌套向量中断控制器支持多达240个外部中断、这些多达256个不同的中断优先级来区分不同的中断。嵌套向量中断控制器支持电平触发和脉冲触发。当处理器响应中断时由