verilog_FPGA实例.pdfVIP

一、组合逻辑实验2 实验1 3X8 译码器程序2 实验 2 二－十进制译码器2 实验3 BCD 码—七段数码管显示译码器3 实验4 8－3 编码器4 实验 5 8－3优先编码器4 实验6 十—二进制编码器5 实验 7 三选一数据选择器5 实验 8 半加器6 实验 9 全加器7 实验 10 半减器8 实验 11 全减器8 实验 12 多位数值比较器9 实验 13 奇偶校验9 实验 14 补码生成10 实验 15 8位硬件加法器的设计 10 实验 16 4 位并行乘法器10 实验 17 七人表决器10 实验 18 格雷码变换11 二、时序逻辑实验 11 实验 1 D 触发器11 实验 2 JK 触发器12 实验 3 四位移位寄存器12 实验 4 异步计数器13 实验 5 同步计数器14 实验 6 可逆计数器15 实验 7 步长可变的加减计数器16 实验 8 含异步清 0和同步时钟使能的 4 位加法计数器17 实验 9 顺序脉冲发生器18 实验 10 序列信号发生器18 实验 11 用状态机实现串行数据检测器19 实验 12 分频器20 实验 13 Moore 状态机21 实验 14 Mealy 状态机23 实验 15 三层电梯24 实验 16 性线反馈移位寄存器（LFSR）设计32 实验 17 正负脉宽数控调制信号发生器32 三、 存储器设计34 实验 1 只读存储器（ROM）34 实验 2 SRAM34 实验 3 FIFO35 四、 扩展接口实验39 实验 1 流水灯39 实验 2 VGA 彩色信号显示控制器设计40 -1- 实验 3 PS/2键盘接口实验48 实验 4 PS/2鼠标接口实验49 五、综合实验58 实验 1 函数发生器58 实验 2 自动售货机61 实验 3 移位相加 4位硬件乘法器电路设计63 一、组合逻辑实验 一、组合逻辑实验 一一、、组组合合逻逻辑辑实实验验 1 3X8 1 3X8 实验11 33XX88 译码器程序 //Decoder:3-to8decoderwithan enable cont module decoder(y,en,a); output[7:0] y; input en ; input [2:0] a; reg[7:0] y; always@ (enora) //EN 和A 是敏感信号 if(!en) // 如果使能信号为低，无效 y= 8b1111_1111; else case(a) 3b000: y =8b1111_1110 ; // 最低位为低 3b001: y =8b1111_1101; 3b010: y =8b1111_1011; 3b011: y= 8b1111_0111; 3b100: y =8b1110_1111 ; 3b101: y =8b1101_1111; 3b110: y= 8b1011_1111; 3b111: y =8b0111_1111 ; default : y= 8bx; // 否则为不确定信号 endcase endmodule 2 2 实验 22 二－十进制译码器 //Decoder:binary-todecimal decoderwithan enable control module b2d(y,en,a) ; output[7:0] y; input en ; input [3:0] a; reg[7:0] y; -2- always@ (enora) //EN 和A 是敏感信号 if(!en) // 如果使能