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2.逻辑代数运算规律 3.真值表（逻辑状态表） 例2: 证明 异或门可以用4个与非门实现 组合逻辑电路的分析 组合逻辑电路的设计 本章应重点掌握的内容 容易出现的问题 第22章 时序逻辑电路 触发器课堂练习 第22章 时序逻辑电路 本节重点 维持阻塞型D触发器的引脚功能 符号 D数据输入端 CP时钟脉冲 Q、Q 输出端，Q的小圈 表示是反相输出端 , 即Q总是与Q相反 RD SD D CP Q Q RD 直接清0端(复位端) RD=0,SD=1时，Q=0 SD 直接置1端(置位端) RD=1,SD=0时，Q=1 小圈 表示低电平有效 维持阻塞型D触发器的引脚功能(续) 功能表 CP Q n+1 D 触发方式: 边沿触发 （时钟上升沿触发） 功能表说明： 在CP上升沿时，Q等于D； 在CP高电平、低电平和下降沿 时，Q保持不变 RD SD D CP Q Q D Q D CP Q1 练习 CP D Q1 题目:时钟CP及输入信号D 的波形如图所示，试画出各触发器输出端Q的波形，设各输出端Q的初始状态=0。 主从J-K触发器 逻辑表达式 Q Q RD SD J K CP Qn+1=JQn+KQn J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn 主从J-K触发器 R、S端功能 Q Q RD SD J K CP RD复位端 SD置位端 RD=0,SD=1时Q=0 RD=1,SD=0时Q=1 正常工作时 RD=1,SD=1 有多个J、K控制端的J-K触发器 J=J1?J2 K=K1?K2 Q Q RD SD J1 K1 CP J2 K2 J K CP D Q (J) K 主从型J-K触发器 J K Q 1 D CP Q Q J=0、K=1时，CP Q=0 J=1、K=0时，CP Q=1 题目：时钟CP及输入信号D 的波形如图所示，试画出触发器输出端Q的波形，设输出端Q的初始状态=0。 例：P315习题22.1.7 Q SD=1 Q J D RD K Q1 Q2 D C CP RD Q1(J) D Q2 （1）识别触发器类型，触发沿（上升沿、下降沿），确定输出输入逻辑式； （2）依据输入信号（注意清0、置1信号），逐级画出输出信号。 注意：有中间变量的，中间变量的波形 也应画出。 分析步骤： 22.2寄存器 22.2.1 数码寄存器(并行寄存器) D CP 一个D触发器组成1位的数码寄存器 CP上升沿,Q =D CP高电平、低电平、 下降沿，Q不变 由D触发器组成，用于存放数码 RD SD D CP Q Q 22.2.2 串行移位寄存器 1. 用D触发器组成的移位寄存器 Q S R D Q S R D Q S R D Q S R D Di C Q1 Q2 Q3 Q4 CP 串行输入 13.6 寄存器 13.6.2 串行移位寄存器 1. 用D触发器组成的移位寄存器 经4个CP脉冲,Di 出现在Q4上 Q1 Q2 Q3 Q4 CP Di Di Di Di CP Di Di Di 0 CP Di Di 0 0 CP Di 0 0 0 C 0 0 0 0 由D触发器组成的 串行移位寄存器 功能表 Q S R D Q S R D Q S R D Q S R D Di C Q1 Q2 Q3 Q4 CP 串行输入 循环移位寄存器 C Q S R D Q S R D Q S R D Q S R D Q1 Q2 Q3 Q4 CP 经4个CP脉冲 循环一周 CP Q1 Q2 Q3 Q4 0 1 0 0 0 1 0 1 0 0 2 0 0 1 0 3 0 0 0 1 4 1 0 0 0 既具有串行输入又具有并行输入的移位寄存器 CP Q4 RD Q S R D Q S R D Q S R D Q S R D Q1 Q2 Q3 串行输入数据 Di 清0脉冲 D1 D2 D3 D4 SD 并行输入脉冲 并行输入数据 0 0 0 0 1