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基于VerilogHDL的设计线性分组编译码器
12 3 V o l112 N o13
2007 6 JOURNAL HARB IN UN IV. SC I. TECH. Jun., 2007
V erilog HDL
崔 鹏, 李 岩
( , 150080
: 针对传统电路图法设计复杂数字系统的周期长, 需要专门的设计工具, 需手工布线的
缺陷, 阐 了用 V erilog HDL 输入法在设计复杂电路方面的优势. 并以线性分组码编译码器的具体
设计实现说明了V erilog HDL 设计的程序结构清晰, 无需考虑具体电路的实现, 大大减少了设计人
员的工作量, 提高了设计的准确性和效率.
: V erilog HDL; 自底向上; 自顶向下; 线性分组码编译码器
: TP33112 : A : 1007- 2683( 2007 03- 0055- 03
Verilog HDL App licat ion for Comp licated C ircuit Des ign
C UI P eng, LI Yan
( College of C om pu ter S cience T echnology, H arb in U n iv. Sci. T ech. , H arb in 150080, Ch in a
Abs tract: T o introduce V erilog HD L wh ich is used in d ig ital system design the design procedure is illustra ted.
M oreover it show s the advan tages of V erilog HD L at com plicated circuit design by design ing coder decoder o f lin-
ear array code.
K ey w ord s: V erilog HDL; bo ttom - up; top - bottom; coder decoder o f linear array code
, .
, , 1 V erilog H DL
. .
, , ,
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[ 1]
. 2 , .
V erilog HDL , ,
5 000 V erilog HDL .
, .
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