基于Micro2440的S3C2440 系统时钟和定时器.pdfVIP

系统时钟和定时器 时钟控制逻辑给芯片提供了3 中时钟： FCLK：用于CPU 核 HCLK：用于AHB 总线上的设备 其中，AHB 总线是用于高性能模块（CPU、DMA 和DSP）之间 的连接 PCLK：用于APB 总线上的设备 其中，APB 总线是用于低带宽周围设备（WATCHDOG、IIS、I2C、 UART、PWM 定时器、MMC 接口、ADC 、GPIO、RTC、SPI ）之 间的连接 可以利用 PLL 来提高系统时钟，其包含 MPLL 和 UPLL，其中UPLL 主 要用于USB 设备，MPLL 主要用于FCLK、HCLK 和PCLK。 上电时，没有启用 PLL，FCLK 即等于外部时钟，称为 Fin。若想提高 系统时钟，则利用软件来开启PLL (1)、上电几个毫秒以后，外部晶振输出稳定，此时 FCLK=Fin （晶振频率），nRESET 信号恢复高电平以后，CPU 开始执 行。 (2)、可以在程序的开头启动MPLL，设置MPLL 的几个寄存器， 这时需要等待一段时间(Look Time),MPLL 才能输出稳定， 在这段时间内，FCLK 停振，CPU 停止工作。 (3)、Look Time 之后，MPLL 重新输出，CPU 工作在新的 FCLK 下。 FCLK、HCLK 和PCLK 的比例是可以设置的，因此对于S3C2440，只用 设置如下4 个寄存器，即可。 (1)、Look Time 寄存器:用于设置Look Time 的时长 一般设为默认值：0xffffffff 。 (2)、MPLLCON 寄存器：用于设置FCLK 和Fin 的倍数关系。 位[19:12]称为 MDIV，位[9:4]的值称为PDIV，位[1:0]的值 称为SDIV，FCLK 与Fin 关系如下： MPLL(FCLK)=(2*m*Fin)/(p*2^s) 其中m=MDIV+8，p=PDIV+2，s=SDIV (3)、CLKDIVN 寄存器：用于设置FCLK、HCLK 和PCLK 比例关系。 (4)、CAMDIVN 寄存器 PWM 定时器 共有5 个16 位的寄存器，其中定时器0、1、2、3 都具有输出引脚。 而定时器4 没有输出引脚。 定时器的时钟源为 PCLK，首先通过两个8 位的预分频器进行降频： 定时器0、1 共用一个预分频器，定时 器2、3、4 共用第二个预分频器。预分 频器的输出进入第二级分频器，他们输 出5 中频率的时钟：2 分频，4 分频，8 分频，16 分频和外部的时钟 TCLK0 、 TCLK1 。 这两种预分频可以通过TCFG0 寄存器来进行设置，每个定时器工作在 哪种频率下也可以通过 TCFG1 寄存器 来进行选择。 定时器内部工作过程如下： (1)、程序初始，设定TCMPBn 和TCNTBn 这两个寄存器，他们表明定 时器n 的比较值和初始计数值。 (2)、随之设置TCON 寄存器启动定时器 n，这时TCMPBn 和TCNTBn 的值将被装入其内部寄存器TCMPn 和