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数字专用集成电路设计 自我介绍 任课教师：陈禾 北京理工大学551教研室 办公地点：四号教学楼212房间 电话今日授课内容 绪论 课程及考试安排 参考文献 思考题 第一章 绪论 集成电路：Integrated Circuit，IC 通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能 第一章 绪论 信息产业值占国民经济总值的40%~60% 微电子工业是国民经济信息化的基石 集成电路（IC）是微电子技术的核心 如果以单位质量的“钢”对国民生产总值的贡献为1来计算，则小轿车为5，彩电为30，计算机为1000，而集成电路则高达2000。 巨大的微电子产业是如何发展起来的？ 单片集成电路的发明 1958年前后，美国的Robert Noyce和Jack Kelby两人几乎不约而同地发明了集成电路技术。 1958年7月，Jack Kelby在“统一各种元件尺寸与形状并在元件上内建连线”的“微型元件”计划中，提出并实现了“在同一块材料上制造有源和无源元件并把他们互连，从而形成电路”，在1958年12月12日他演示了单片集成电路。 1959年设计出来的第一个集成电路只有四个晶体管。 目前一个芯片上可集成上亿个晶体管。 摩尔定律 1965年美国硅谷仙童半导体公司的戈登.摩尔，从1959到1965年半导体工业发展的数据，归纳出集成电路上可容纳的晶体管数量，大约每隔18～24个月就会增长一倍。 半导体工业的发展也进一步地证实了这一结论： 1969年Intel 4位微处理器4004有2300只晶体管，104KHz。 1998年Intel推出的奔腾II，32位的处理器，有750万只晶体管，CPU 时钟450MHz，集成度提高来260倍，而时钟频率提高了4326倍。 工艺特征尺寸 单个芯片上的晶体管数 芯片面积 电源电压 金属布线层数 时钟频率 Moore’s Law 的失效 Moore’s Law 的失效 相反，对摩尔定律的实际限制还是在测试和投资：一是芯片的复杂性加深，已经使得全面地测试其性能成为不可能了，芯片制造商只能依赖统计分析的方法进行测试，这种测试一方面因为测试软件的Bug不可避免，另一方面是测试软件开发的速度赶不上芯片发展的速度，到2012年时，芯片生产的合格率会从目前的90％下降到52％，到那时，测试芯片的费用比制造芯片的费用还高。 虽然制造芯片 (按每个晶体管或每单位性能计算) 的成本在不断下降，但由于片上晶体管的数量按指数在增加，使得一条生产线的费用高达20亿美元，若尺寸下降到100纳米以下，产家的投资会高达100亿美元，这比建一座核电站的费用还高，这时，问题就不是芯片的尺寸是否可以缩小，而是谁投得起如此高昂的资金？ 学习本课程的目的 ASIC的兴起、发展和广泛使用，半导体厂提倡用户自己设计芯片。 复杂地电子产品（通讯、导航、雷达等）中，都在利用IC技术，使产品更新换代，体积、功耗减小，性能、可靠性提高。因此需要IC设计人员设计自己的新组件。 美国大学的计算机专业和电子专业普遍开设“VLSI系统设计”课程，以满足社会需要。 我国为电子工业发展迅速，对IC设计工程师的需求越来越迫切。 集成电路分类 集成电路的分类 本课程的定位 集成电路工艺分类 工艺基本上有下述五种： CMOS，TTL，ECL，BiCMOS和GaAs。 CMOS是今天用得最为广泛的工艺，它的主要优点是集程度高，功耗小，缺点是速度不够快，但现在CMOS的工作频率已有很大提高。 双极工艺（TTL）的ASIC仅在一个方面超过CMOS工艺，即时钟频率和驱动能力。 近几年发展的在单元内部采用CMOS工艺、只在这些单元的I/O缓冲、驱动部分使用双极工艺的BiCMOS工艺，使设计师获得了CMOS得高密度，低功耗和TTL的高强度驱动特性。 集成电路工艺分类 ECL工艺用于对速度要求很高，而对功耗则无明显的限制的ASIC设计。在集成密度方面ECL还不如现有CMOS工艺，也没有看出有超过CMOS的迹象，特别随着工作频率的提高，功耗也就随着提高。如果设计师选择了ECL工艺，器件一定要有散热方面的考虑。 集成电路工艺分类 利用增强/耗尽型砷化镓（GaAs）这种最高速度的工艺技术正在迅速发展。砷化镓正慢慢地缩短与ECL的差距，逐步取代其长期占据的高速IC工艺技术的霸主地位。砷化镓技术向计算机、数字信号处理、通讯领域的高性能ASIC技术提供了高密度、高速度（超过GHZ）的能力。由于工作在较高的频率范围，砷化镓高速ASIC设计有严格的约束，最明显就是由于上升时间比下降时间