同步系统的设计.pptVIP

同步系统设计 驱动能力、绝对扇出和相对扇出 从电性能看，每一输出信号受一定强度的驱动，即具有一定的驱动能力，它决定于此部件的晶体管结构。 每一输入端在驱动它的部件(或外部输入端)上加了一定的负载。像驱动能力一样，负载也取决于部件的晶体管结构。 负载是阻抗性的，电抗分量影响最大。 单位负载和单位驱动能力是由一个单位晶体管构成的反相器产生的。反相器的输出定义为具有单位驱动能力，而其输入则定义为在驱动它的任何电路上加有一单位负载。 “扇出”一词原指从一个输出端引出的这种连接的数目，但是现在它应该计算加到每一连接线上的等效单位负载数目。由被驱动部件和外部输出加成的负载总和是驱动部件输出端的“绝对扇出”。 另外一个很有用的概念是相对扇出—绝对扇出和驱动能力之比 电路中任一结点处的相对扇出为： CMOS的扇出没有固定的限制。然而，结点的相对扇出决定着电路的若干特性，特别是决定其电路延迟。ASIC性能要求给予相对扇出一个上限，它和生产工艺过程有关，通常在8至16之间。 电路延迟 CMOS电路中的延迟基本上是两部分延迟之和： 传送延迟是由于栅极下面的耗尽层充电和放电需要时间产生的。它取决于栅的类型，供电电压，温度和工艺过程参数。通常，温度愈高则载流子的迁移率愈低、电阻愈高，故延迟愈长。供电电压低和驱动输入的上升时间长也使传送延迟增加。 惰性延迟产生的主要原因是输出电路的电容和驱动门的内阻抗。惰性延迟和传送延迟一样，也受环境变化的影响，但是它正比于结点的相对扇出。 总延迟和惰性延迟、传送延迟及相对扇出的关系。相应的公式为： 总延迟＝传送延迟十(单位负载的惰性延迟x相对扇出) 边缘缓慢 边缘缓慢是指脉冲信号高低电平变化时的转换时间加长。 在基本反相器中，当输入电压在高和低之间变化时，将有一大电流出现。所以若边缘缓慢将使大暂态电流出现时间拖长。 当信号是一个加到边缘敏感部件的时钟时，上升时间长的后果更为严重。 在同步系统中，边缘缓慢加上门限电压有差别以及本地引入的噪声，将使时钟线上产生不同的延迟，结果将出现我们不希望有的所谓“时钟歪斜”现象。 时钟歪斜是指有效时钟边缘不在同一时刻出现，当用上升缓慢的边缘触发不同的边缘敏感部件时就可能发生这种情况。 时钟歪斜是同步系统中最严重的问题之—。若歪斜的程度大于从边缘敏感存储器的输出到下一级输入的延迟时间，则其影响将变得很明显。它能使移存器中的数据丢失，使同步计数器发生错误。时钟歪斜可以由适当的时钟缓冲使之减小，或者在边缘敏感器件的输出和其馈给的任何边缘敏感输入端之间加入一定的延迟。 时钟缓冲 同步系统中时钟(及其他全局控制线，如复位线)必然负载很重。这样有可能导致电路延迟和时钟歪斜不能容忍。克服这个问题的方法是时钟信号缓冲，具体实现方法有二：线形缓冲和树形缓冲。 线形缓冲(图5-8)在信号线上使用一串缓冲器，使驱动强度逐步增大。每一缓冲器的驱动强度(它通常和负载一样)分配，应使每一结点的相对扇出相同。 上例表面上看来，似乎不用缓冲器要比用缓冲器的方案更快，因为后者层次更多。然而，应用传送延迟和惰性延迟的计算公式(按每单位负载标称1ns传送延迟和1ns惰性延迟计算)，可以得出下列结果： 1. 不用缓冲器的电路： 总延迟＝1十64×1＝65ns 2. 用线形缓冲电路： 总延迟＝(1十4×1)十(1十4×1)十(1十4×1)＝15ns 超过一定的绝对负载量之后，通过线形缓冲增加驱动能力的优点不再存在。这是由于在ASIC中的线条宽度有时有限，电流大时在线上会产生大的电压降。在这种情况下，用树形缓冲较好； 使用树形缓冲时，时钟电路分成若干分支，每一分支的驱动强度按几何级数增长。在实际设计中，通常使每一分支驱动某一局部电路中的各部件。在这个局部电路内有一缓冲器，缓冲器常由一反相器和由其驱动的功率缓冲器组成。这样做的另一个好处是，可以保持信号的符号不变，以及在分文点处呈现一单位负载。 值得指出的是，这种时钟分配方案的各个分支在各级之间应该具有相同的相对扇出，因为不平衡的分支是时钟歪斜的最大来源。 由于布线电容通常是一结点上总负载的重要组成部分，在设计好版图后应当再次校核相对扇出。 同步电路易于设计和修改，并且和工艺关系不大，但是它通常不如异步电路效率高，即占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验。 同步的定义 对于静态同步设计，一系统是同步的，假若： 1. 每个边缘敏感部件的时钟输入是一次时钟输入的某个函数；并且仍是像一次时钟那样的时钟情号。 2. 所有存储元件(包括计数器)都是边缘敏感的，在系统中没有电平敏感存储元件。 这个定义和结构化VLSI设计中的同步序列机的定义是一致的,一同