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Nios II Gen2 硬件开发教程 2014.09.22 AN-717 订阅 反馈 本教程将介绍 Altera® Nios® II 处理器的系统开发流程。 使用 Quartus® II 软件和 Nios II 嵌入式设计套件 (EDS) ，您可以： • 进行 Nios II 硬件系统设计 • 创建可在 Nios II 系统上运行并与 Altera 开发电路板上的组件进行交互的软件程序 在 FPGA 中构建嵌入式系统涉及到系统要求分析、硬件设计任务和软件设计任务。本教程将指导 您掌握每个主题的基本知识，并重点介绍硬件设计步骤。 软件和硬件要求 以下是本教程的要求： • Altera Quartus II 软件 14.0 或更高版本—该软件必须安装在满足 Quartus II 最低要求的 Windows 或 Linux 计算机上。 • Nios II EDS 14.0 或更高版本。 • 与本设计实例对应的设计文件—请参阅下文中有关设计实例文件的相关信息。 您可以利用 Altera 开发电路板或您自己的符合以下要求的定制电路板来构建本设计实例： • 电路板必须采用 Altera MAX® 10 、Stratix® 系列、Cyclone® 系列或 Arria® 系列 FPGA 。 • FPGA 必须包含最少 2800 个逻辑单元 (LE) 或自适应查表 (ALUT) 。 • FPGA 必须包含最少 40 个 M9K 存储器模块。 • 振荡器必须提供恒定的时钟频率来驱动 FPGA 引脚。最大频率限制取决于 FPGA 的速度等级。 50 MHz 或更低的频率应能满足大多数电路板的需要；频率高一些也可。 • FPGA I/O 引脚可以选择与八个或更少的 LED 相连，以便直观地指示处理器活动情况。 • 电路板必须具有到 FPGA 的 JTAG 连接，FPGA 用于提供编程接口和通往 Nios II 系统的通信链 路。 JTAG 连接可以是一个用于 Altera USB-Blaster™ 下载电缆（修订版 B 或更高版本）的专用 10 引脚 JTAG 头，也可以是一个嵌入在电路板上的带 USB-Blaster 电路的 USB 连接。 注意: 请参阅介绍时钟频率和引脚输出的电路板文档。有关 Altera 开发电路板，请参阅以下相关 信息。 相关链接 • Altera 开发工具包文档 • Altera 软件安装和许可 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as ISO trademarks or service marks are the property of their respective holders as described