数字IC基本电路结构.PPTVIP

标准I/O库单元版图 Buffer ESD PAD * 浙大微电子 */23 版图与封装 PAD 压焊块 PIN 管脚 Wire Banding 金(铝)线压焊 带封装模型的仿真 -- 射频电路必须做！ * 浙大微电子 */23 封装总图与压焊图(打线图) * 浙大微电子 */23 Thanks ！ * 浙大微电子 */23 研讨课题发布（1） Output Buffer Specification Input Signals: Data input (DIN) Tri-state enabled (EN) Output Signal: Data output (DOUT) Cload is 15pF Active current consumption 20mA @266MHz for one IO Total standby current 1uA VCC=1.5-2.1V Output Buffer Delay is less than 3.5ns Area is not more than 0.005mm2 (No ESD) * 浙大微电子 */23 研讨题1 * 浙大微电子 */23 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 数字 IC单元与模块设计浙大微电子学院·微纳电子研究所 韩雁 2016 年5月 第五讲 数字电路的基本库单元 非门、或非门、与非门 与或非门、或与非门 三态门、传输门 多路选择器 异或门、同或门 D触发器 锁存器 半加器、全加器 乘法器、平方器 标准输入/输出单元 通用双向I/O单元 * 浙大微电子 */23 1、非门、或非门、与非门 F= ABCD * 浙大微电子 */23 2、与或非门、或与非门 与或非电路 或与非电路 * 浙大微电子 */23 3、三态门、传输门 提问：三态同相门如何搭建？ A E F * 浙大微电子 */23 4、多路选择器MUX 当条件T为真时, 输出A路信号 当条件T为假时, 输出B路信号 逻辑功能：Z = (T A ) | (! T B ) * 浙大微电子 */23 MUX2HD1X * 浙大微电子 */23 5、异或门XOR、同或门XNOR X Y Z 0 0 1 0 1 0 1 0 0 1 1 1 同或门真值表Z =XY+XY X Y Z 0 0 0 0 1 1 1 0 1 1 1 0 异或门真值表Z =XY+XY 异或门真值表Z =XY+XY 可简化成6个管子 * 浙大微电子 */23 XOR2版图 * 浙大微电子 */23 6、D触发器（DFF） 不 带 置 位 复 位 端 带 置 位 复 位 端 * 浙大微电子 */23 7、锁存器 * 浙大微电子 */23 8、半加器、全加器 半加器逻辑功能： S = A ? B C1 = AB 全加器逻辑功能： S = A ? B ? C0 C1 = AC0 + BC0 + AB * 浙大微电子 */23 全加器电路图（本位和S） S = A ? B ? C0 = (A ? B) C0 + (A ? B) C0 当A ? B = 1时, (A ? B) = 0, S = C0, 也就是说S选择了C0 当A ? B = 0时, (A ? B) = 1, S = C0 , 也就是说S选择了C0 因此只要用一个二选一电路, 将A ? B和A ? B作为控制端, 让S在C0与C0之间选择即可。 缓冲与隔离 * 浙大微电子 */23 全加器电路图（进位C1） C1 = AC0 + BC0 + AB 当控制端(A ? B) = 1 时, 要么A = B = 0, 此时C1 = 0 = A 要么A = B = 1, 此时C1 = 1 = A 也就是说在(A ? B) = 1的情况下 C1选择了A 当A ? B = 1 时,A ? B, C1 = C0 也就是说在A ? B = 1的情况下, C1选择了C0 即:将A ? B和A ? B作为控制端 让C1在A与C0之间选择即可。 * 浙大微电子 */23 9.1、乘法器 A7 A6 A5 A4 A3 A2