FPGA数字电压表的设计方案.docVIP

  1. 1、本文档共9页,可阅读全部内容。
  2. 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  5. 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  6. 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  7. 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  8. 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
湖南科技学院 课程设计任务书 课 题 名 称 数字电压表设计 系 别 电子工程系 专 业 电子科学与技术 班 级 电科1001班 学 号 201006003118 姓 名 安启祥 指 导 老 师 梁晓琳 2012年12月9日 基于FPGA数字电压表的设计 一、前言 EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪60年代中期从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本电压表的电路设计正是用VHDL语言完成的 。此次设计采用的是Altera公司 的Quartus II 7.0软件。本次设计的参考电压为2.5V,精度为0.01V。此电压表的设计特点为通过软件编程下载到硬件实现,设计周期短,开发效率高。 二、设计要求 设计一个数字电压表,利用8位A/D转换器,将连续的模拟电信号转换成离散的数字电信号,并加以显示,要求其量程为0-2.5V,分辨率约为0.01V,三位数码管显示。其中一位为整数,两位为小数能正确显示小数点。 整体设计 数字电压表的基本原理 数字电压表整体设计框图,如下图所示,数字电压表系统由A/D(TLC549)转换模块、FPGA控制模块、数码显示模块三部分构成。FPGA控制模块控制外部A/D转换器自动采样模拟信号,通过A/D芯片转换为数字信号,再由FPGA控制模块控制数码管动态扫描向外部数码管显示电路输出数据。 A/D转换器负责采集模拟电压,转换成8位数字信号送入FPGA转换控制模块,FPGA转换控制模块负责A/D转换的启动、地址锁存、输入通道选择、数据读取、转换等工作,数码显示模块负责显示当前的电压值。 A/D(TLC549)转换模块 TLC549是 TI公司生产的一种低价位、高性能的8位 A/D转换器,它以8位开关电容逐次逼近的方法实现 A/D转换,其转换速度小于 17us,最大转换速率为 40000HZ,4MHZ典型内部系统时钟,电源为 3V至 6V。它能方便地采用三线串行接口方式与各种微处理器连接,构成各种廉价的测控应用系统。 部分设计程序 TLC549模块: module TLC549(clk,reset,sdata,cs,dataout,clk_ad); input clk; input reset,sdata; output [7:0]dataout; output clk_ad,cs; reg [7:0]dataout,dataout_r; reg cs; reg clk_ad_r,clk_r; reg [7:0]count; reg [2:0]temp; reg [3:0]cnt; reg mark; reg flag; parameter[2:0]s0=0,s1=1,s2=2; reg [2:0]c_st; //内部逻辑功能描述 always@(posedge clk) //分频电路 begin if(count119) count=count+1; else begin count=0;clk_r=~clk_r;end end always@(posedge clk) //时钟信号 begin clk_ad_r=~clk_r; end always@(posedge clk_r or negedge reset) //状态机 begin if(!reset) c_st=s0; else case(c_st) s0:begin cs=1;mark=0; if(temp==3)begin temp=0; c_st=s1;end else begin temp=temp+1;c_st=s0;end end s1:begin cs=0;mark=1;c_st=s2;end s2:begin cs=0;mark=1; if(flag==1)c_st=s0; else c_st=s2; end default:c_st=s0; endcase end A/D转换模块: module lookup(V,q); input [7:0]V; output [11:0]q; reg [11:0]q; reg [11:0]HB,LB; wire d1,

文档评论(0)

ipad0b + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档