电子自动化描述风格.pptVIP

3.8 VHDL的描述方式 掌握结构体三种不同的描述风格——行为描述、数据流描述、结构描述 三种描述风格各自具有什么特点。 行为描述方式是指对系统数学模型的抽象描述，为高级描述，只描述电路的功能，不直接指明或涉及这些行为的硬件结构。 在行为描述方式的程序中，大量采用了算术运算、关系运算、惯性延时、传输延时等难于进行逻辑综合和不能进行逻辑综合的VHDL语句，采用综合能力较强的Cadence、Synopsys等EDA工具。 3.8.2 数据流描述 数据流描述也叫RTL的描述方式，采用寄存器硬件一一对应的直接描述，或者采用寄存器之间的功能描述。 RTL描述方式建立在并行信号赋值语句描述的基础上，描述数据流的运动路径、运动方向和运动结果。 RTL描述方式是真正可以进行逻辑综合的描述方式。 RTL描述方式既可描述时序电路，又可描述组合电路。 3.8.3 结构级描述方式 结构描述方式是描述该设计单元的硬件结构，即该硬件是如何构成的。 在多层次的设计中，常采用结构描述方式在高层次的设计模块中调用低层次的设计模块，或者直接用门电路设计单元构造一个复杂的逻辑电路。 编写结构描述程序可模仿逻辑图的绘制方法。 结构描述方式通常采用元件例化语句和生成语句编写程序。 * * 3.8.1 行为描述 ENTITY cnt10 IS PORT(reset,clk : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 downto 0)); END cnt10; ARCHITECTURE behav OF cnt10 IS SIGNAL qo : STD_LOGIC_VECTOR(3 downto 0); BEGIN PROCESS (clk,reset,qo) BEGIN IF reset=0 THEN qo=0000; ELSIF (clkevent and clk=1) THEN IF qo=1001 THEN qo=0000; ELSE qo=qo+1; END IF; END IF; q=qo; END PROCESS; END behav; 异步清零的模10计数器 它对计数器时钟信号的触发要求作了明确而详细的描述，对时钟信号特定的行为方式所产生的信息后果作了准确的定义。这充分展现了VHDL最为闪光之处。 ELSIF (clkevent and clk=1) THEN ENTITY cnt10 IS PORT(reset,clk : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 downto 0));END cnt10;ARCHITECTURE behav OF cnt10 IS SIGNAL qo : integer range 0 to 15;BEGIN PROCESS (clk,reset,qo) BEGIN IF (clkevent and clk=1) THEN IF (reset=0 or qo=9) THEN qo=0; ELSE qo=qo+1; END IF; END IF; q=conv_std_logic_vector(qo,4); END PROCESS;END behav; 同步清零的模10计数器 ENTITY cntb IS PORT(reset,en,load,clk : IN STD_LOGIC; din : IN STD_LOGIC_VECTOR(3 downto 0); q : OUT STD_LOGIC_VECTOR(3 downto 0)); END cntb; ARCHITECTURE behav OF cntb IS SIGNAL qo : STD_LOGIC_VECTOR(3 downto 0); BEGIN PROCESS (clk,reset,en,load,qo) BEGIN IF reset=0 THEN qo=0000; ELSIF (clkevent and clk=1) THEN IF load=0 THEN qo=din; ELSIF en=1 THEN qo=qo+1; END IF; END IF; q=qo;