32位MIPSCPU设计实验报告.docxVIP

数字逻辑与处理器基础实验32位MIPS CPU设计综述：我们的最后验收结果时钟频率是84.9MHz。本实验报告主要分为实验设计说明与实验收获总结两个部分。附件中有CPU工程文档与模块代码。第一部分 实验设计ALU设计1、设计思路实现基本的算术、逻辑、关系、位与移位运算，尽量优化以达到最小的面积延时积。结构图如下：主要设计思想：A. 加法运算实现可以采用逐次进位、超前进位等结构，减法可以通过加法实现（参见见面理论课讲义或者前面实验）；同时输出Z（结果为零）、V（结果溢出）、N（结果为负）等标志位，注意有符号数和无符号数标志产生的不同。B. 比较运算根据减法运算的结果（Z/V/N）产生，自行分析比较操作与算术运算之间的关系。C. 移位运算可以考虑将移位操作拆分为16 位移位、8 位移位、4 位移位、2 位移位、1位移位等几个子运算的组合，然后级联形成最后的运算结果。D. 逻辑运算可以根据要求直接产生。功能表接口说明名称类型描述A[31:0]输入操作数1B[31:0]输入操作数2ALUFun[5:0]输入功能码Sign输入符号：有符号1，无符号0S[31:0]输出结果输出2、主要模块32bit加法器采用8个4bit超前进位加法器极连的方式，构成32bit加法器。对于逸出位v的处理如下：由有符号数的性质可知，对最高位32和次高位31位取抑或，输出信号则为是否逸出。对32位运算结果取反后，再对相邻两位反复取与，最终得到结果是否为零的输出z.如果是有符号数，则符号位=n。由于这一方法部分程度上减弱了高位计算对低位计算的依赖程度，因此可以实现延时的降低。同时，由于其超前进位网络的大量逻辑运算，较大程度上提升了电路的面积，造成最终的面积延时积特性恶化。关键代码见附录132bit减法器对加法器按位取反，再加一。关键代码见附录132bit 右移32bit 左移32bit 算术右移将移位操作拆分为16 位移位、8 位移位、4 位移位、2 位移位、1位移位等几个子运算的组合，然后级联得到最后的运算结果。关键代码见附录132bit 逻辑比较单元采用行为级语句直实现逻辑比较功能。关键代码见附录1ALU顶层控制模块用多路选择器实现对输出结果的控制，采用行为级语句实现设计。附加说明：对于无符号运算的结果，由于z，v，n已经将符号的作用考虑进去，因此，对于需要实现的六个指令，仅有A＜B需要特殊处理，而其他指令对于无符号数和有符号数的结果一致。因此，针对A＜B指令，添加针对无符号数的专用比较电路，并使用与超前进位加法器类似的方式进行并行加速操作。关键代码见附录1二、单周期MIPS处理器设计流程框图：中间参数说明ILLOP=0为发生中断时，中断处理程序的PC地址，处于内核态。XADR=0为发生异常时，异常处理程序的PC地址，处于内核态。Xp=26，为ILLOP与XADR中中断/异常处理程序调用，用来存储返回地址，即发生异常/中断的PC值。Ra=31，为返回值存储器，应用于jr，jalr指令，跳转到寄存器中所存的PC地址。Instruction截取部分：寄存器：Rs=Ins[25：21]；Rt=Ins[20：16]；Rd=Ins[15：11]；Shamt=Ins[10：6]应用于sll，srl，sra三条指令Imm/Offset=Ins[15：0]应用于lw，sw，lui，addi，addiu，andi，slti，sltiu，beq，bne，blez，bgtz，bgez这些I型指令JT，应用于j型指令j与jal，JT=Ins[25:0]2（框图中未左移有误），保存跳转地址，由于地址为32位，JT仅28位，由本题地址特殊性高位接4’b0000，表示在外部。ConBA为条件分支跳转地址，ConBA=PC+4+Offset2。控制信号说明PCSrc，3位，6种有效取值。PCSrc000（缺省）001010011100101PC更新值PC+4分支见2JTDatabusAILLOPXADR详细说明：000时为默认PC更新为PC+4，应用于不需要跳转的各条指令。001时进入条件分支，满足条件PC=ConBA，不满足时PC=PC+4，应用于各种branch指令。010时PC更新为无条件跳转地址，PC=JT，应用于j，jal指令。011时PC更新为寄存器跳转，PC=$Ra，应用于jr，jalr指令。100，101分别为中断与异常时的跳转地址。ALUout[0]，1位信号（是否跳转判断）Zero0（缺省）1条件分支PC更新PC+4ConBA0时不满足分支条件（branch下ALU输出为0），1时满足分支条件。RegDst信号，控制寄存器堆写入地址RegDsddrCRdRtRaXp详细说明：00时写入Rd，应用于所有R型指令，