2FPGA实验报告触发器—徐艺萍.docVIP

实验二 触发器实验 1．实验原理 ⑴ 主从D触发器 图1是主从D触发器的逻辑图及逻辑符号。 图1 主从D触发器的逻辑图及逻辑符号 主从结构的触发器的状态改变是在时钟脉冲下降沿完成的，因而这种结构的触发器无空翻现象。若CP下降沿前D=1，则Qn+1=1；若CP下降沿前D=0，则Qn+1=0。 代码如下： module dtrigger(Q,QB,clk,D); input clk,D; output Q,QB; reg Q,QB; always @(negedge clk) begin Q=D; QB=~D; end endmodule Verilog代码如下： module trigger(Q,QB,J,K,clk); input J,K,clk; output Q,QB; reg Q; assign QB=~Q; always@(negedge clk) begin case({J,K}) 2b00 : Q = Q; 2b01 : Q = 1b0; 2b10 : Q = 1b1; 2b11 : Q = ~Q; default: Q= 1bx; endcase end endmodule ⑶ J-K触发器转换的D触发器 J-K触发器转换的D触发器的真值表如表2所示。 表2 J-K触发器转换的D触发器的真值表 根据表可写出JK与D、Q的关系：J=D、K=Verilog代码如下： module JKdtrigger(cp,D,Qn,Qnb); input cp, D; output Qn,Qnb; wire J,K; trigger a2(Qn,Qnb,J,K,cp); not a1(K,D); assign J=D; endmodule module JKtrigger(Q,QB,J,K,clk); input J,K,clk; output Q,QB; reg Q; assign QB=~Q; always@(negedge clk) begin case({J,K}) 2b00 : Q = Q; 2b01 : Q = 1b0; 2b10 : Q = 1b1; 2b11 : Q = ~Q; default: Q= 1bx; endcase end endmodule 此代码中添加了子模块J-Ktrigger（）；说明了程序写法自上而下的特点。 2．实验目的 ⑴ 熟悉ISE9.1开发环境，掌握工程的生成方法； ⑵ 熟悉SEED-XDTK XUPV2 Pro实验环境； ⑶ 了解Verilog HDL语言在 FPGA中的使用； ⑷ 了解触发器的Verilog HDL语言实现。 3．实验内容 ⑴ 用Verilog HDL语言设计D触发器、JK触发器和JK触发器转换的D触发器，进行功能仿真验证。 ⑵ 使用chipscope-Pro 生成 VIO/ICON 核，在线观测调试。 4．实验准备 ⑴ 将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好； ⑵ 将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； ⑶ 启动计算机，当计算机启动后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源； 5．实验步骤 ㈠ D触发器设计 ⑴ 创建工程及设计输入 ① 在E：\project\目录下，新建名为dtrigger的新工程； 器件族类型（Device Family）选择“Virtex2P”， 器件型号（Device）选“XC2VP30 ff896 -7”， 综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”， 仿真器（Simulator）选“ISE Simulator” ② 设计输入，在源代码窗口中单击右键，在弹出的菜单中选择New Source，在弹出的对话框中选择Verilog Moudle ，在右端的File name 中输入源文件名dtrigger，下面各步点next，然后在弹出的源代码编辑框内输入D触发器的源代码并保存即可。 ⑵ 功能仿真 ① 在sources窗口sources for中选择Behavioral Simulation。 ② 由Test Bench WaveForm添加激励源，如图4所示： 图4 波形激励编辑窗口 ③ 单击“dtrigger_test.tbw”，然后在processes窗口中双击Simulater Behavioral Model开始仿真，仿真结果如图5所示。 图5 仿真结果 ⑶ 添加引脚约束(对于时序逻辑电路) ① 首先对生成的工程进行综合。 ② 然后添加引脚约束。 具体操作步骤：单击“dtrigger