EDA数字秒表课程设计报告.doc

PAGE PAGE 17 课程设计任务书 学生姓名： 专业班级： 电子科学与技术电子00901班 指导教师： 工作单位： 武汉理工大学信息工程学院 题 目: 数字秒表 一、设计目的 ①根据设计要求，完成对数字秒表的设计。 ②进一步加强对QuartusⅡ的应用和对VHDL语言的使用。 二、设计内容和要求 ①计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟频率应大于100Hz，这里选用1KHz。 ②计时器的最大计时时间为1小时，为此需要6位的显示器，显示的最长时间为59分59.99秒。 ③设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。起停开关的使用方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。 初始条件 CPLD，按键，时钟信号等。 四、时间安排： EDA课程设计布置工作 6.11 设计 6.12~6.15 硬件调试 6.17~6.19 撰写设计报告 6.20~6.21 检查硬件、答辩、提交设计报告 6.22 指导教师签名： 年 月 日 系主任（或责任教师）签名 年 月 日 目 录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc327863407 摘 要 PAGEREF _Toc327863407 \h I HYPERLINK \l _Toc327863408 Abstract PAGEREF _Toc327863408 \h II HYPERLINK \l _Toc327863409 绪 论 PAGEREF _Toc327863409 \h III HYPERLINK \l _Toc327863410 一 系统设计方案 1 HYPERLINK \l _Toc327863411 二 底层模块设计 PAGEREF _Toc327863411 \h 2 HYPERLINK \l _Toc327863412 2.1 计时电路 PAGEREF _Toc327863412 \h 2 HYPERLINK \l _Toc327863413 2.1.1 时基分频器 PAGEREF _Toc327863413 \h 2 HYPERLINK \l _Toc327863414 2.1.2 100进制计数器 PAGEREF _Toc327863414 \h 3 HYPERLINK \l _Toc327863415 2.1.3 60进制计数器 PAGEREF _Toc327863415 \h 3 HYPERLINK \l _Toc327863416 2.2 计时控制电路 PAGEREF _Toc327863416 \h 4 HYPERLINK \l _Toc327863417 2.3 显示电路 PAGEREF _Toc327863417 \h 4 HYPERLINK \l _Toc327863418 2.3.1 七段译码器 PAGEREF _Toc327863418 \h 4 HYPERLINK \l _Toc327863419 2.3.2 扫描模块 PAGEREF _Toc327863419 \h 4 HYPERLINK \l _Toc327863420 三 顶层原理图 PAGEREF _Toc327863420 \h 5 HYPERLINK \l _Toc327863421 四 系统仿真 PAGEREF _Toc327863421 \h 6 HYPERLINK \l _Toc327863422 4.1计时电路的仿真 PAGEREF _Toc327863422 \h 6 HYPERLINK \l _Toc327863423 4.2计时控制电路的仿真 PAGEREF _Toc327863423 \h 8 HYPERLINK \