NOIS II简介.ppt

概述 Nios II处理器架构简介 编程模型 概述 Nios II处理器结构简介 结构与特点 寄存器文件 ALU 异常控制器和中断控制器 存储器和I/O组织 编程模型 概述 Nios II处理器架构简介 编程模型 通用寄存器 控制寄存器 处理器复位时的状态 操作模式 异常处理 Nios II处理器的指令集 CFI控制器内核 － CFI 控 制 器 内 核 设 置 CFI控制器框图 Timing： 用于完成时序设置，包括建立时间、等待周期、保持时间等。 Setup：chipselect有效后，read或write信号有效前所需的时间。 Wait：每次数据传输过程中，read或write信号需要保持的时间。 Hold：write信号无效后，chipselect信号无效前所需要的时间。 Units：用于Setup、Wait和Hold值的时间单位，可以是ns、us、ms和时钟周期。 软件编程 Avalon主控制器可以直接读Flash芯片。对于Nios II处理器用户，Altera提供HAL系统库驱动程序和API函数来支持对Flash存储器的擦除和写操作。 CFI控制器内核 并行输入/输出(PIO)内核 SDRAM控制器内核 CFI(通用Flash)控制器内核 EPCS控制器内核 定时器内核 UART内核 JTAG_UART内核 SPI内核 DMA内核 带Avalon接口的互斥内核 带Avalon接口的邮箱内核 System ID内核 EPCS控制器内核 Altera EPCS 串行配置器件(EPCS1和EPCS4)，它可用于存储程序代码、非易失性程序数据和FPGA配置数据。 带Avalon接口的EPCS设备控制器内核（“EPCS控制器”）允许NiosII系统访问Altera EPCS串行配置器件。Altera提供集成到NiosII硬件抽象层(HAL)系统库的驱动程序，允许用户使用HAL应用程序接口(API)来读取和编写EPCS器件。 EPCS控制器内核 EPCS控制器可用于： 在EPCS器件中存储程序代码。 存储非易失性数据。 管理FPGA配置数据。 EPCS控制器内核 EPCS控制器结构框图 Boot-Loader ROM EPCS控制器 配置存 储空间 通用存 储空间 EPCS配置器件 Avalon 总线 NiosII CPU 片内外设 Altera FPGA 存储FPGA配置数据 剩余空间可用于存储用户非易失性数据。 1KB的片内存储器 EPCS控制器内核 软件编程 Altera提供的HAL Flash设备驱动程序已经完全屏蔽了Flash的硬件访问细节，访问EPCS Flash的软件编程和访问CFI Flash的软件编程完全一样。 EPCS控制器提供了硬件的底层接口和HAL驱动程序。 EPCS控制器内核 软件编程 定义集成到HAL系统库所需的驱动程序的头文件和源文件。 Altera_avalon_epcs_flash_controller.h 通过直接控制EPCS设备来进行读写操作的头文件和源文件。 Altera_avalon_epcs_flash_controller.c epcs_commands.h epcs_commands.c 并行输入/输出(PIO)内核 SDRAM控制器内核 CFI(通用Flash)控制器内核 EPCS控制器内核 定时器内核 UART内核 JTAG_UART内核 SPI内核 DMA内核 带Avalon接口的互斥内核 带Avalon接口的邮箱内核 System ID内核 定时器内核 定时器是挂载在Avanlon总线上的32位定时器，特性如下： 两种计数模式：单次减1和连续减1计数模式 定时器到达0时产生中断请求(IRQ