FPGA基于HDL的十进制计数器、显示系统设计.docVIP

****大学 实验报告 课程名称： 基于FPGA的现代数字系统设计 实验名称： 基于HDL的十进制计数器、显示系统设计 姓 名： ****** 学 号: 班 级： 电子**** 指导教师： ******信息工程学院 一、实验原理 1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。 图2-1 系统原理图 2、模块端口信号说明 输入信号： Clk_50M ---系统采样时钟 clk -------待计数的时钟 clr ---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数 ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作 输出信号： q[6：0]---------驱动数码管，显示计数值的个位 dp -----------1bit数据，显示计数值向十位的进位 COM-----------共阳级数码管公共端（接VCC） 3、以自顶向下的设计思路进行模块划分： 整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用。 图2-2 系统模块划分和引脚连线图 1）十进制计数器模块设计 输入: CLK -------待计数的时钟 CLR ---------异步清零信号，当CLR =1，输出复位为0，当CLR =0，正常计数 ENA---------使能控制信号，当ENA=1，电路正常累加计数，否则电路不工作 输出： SUM[3:0]---------- 计数值的个位。即，在CLK上升沿检测到SUM=9时，SUM将被置0，开始新一轮的计数。 COUT ------------计数值的十位进位，即：只有在时钟CLK上升沿检测到SUM=9时，COUT将被置1，其余情况下COUT=0。 2）数码管显示驱动模块（led.v） 输入：sum[3:0] -------待显示的数值 输出：q[6:0] ----------驱动数码管的七位数值（注意下表中out的对应位） 表2-1 共阳极数码管驱动模块输入与输出关系表 数码 输入sum 输出out 对应码(h) 3 2 1 0 A out[6] B out[5] C out[4] D out[3] E out[2] F out[1] G out[0] 0 0 0 0 0 0 0 0 0 0 0 1 81 1 0 0 0 1 1 0 0 1 1 1 1 CF 2 0 0 1 0 0 0 1 0 0 1 0 92 3 0 0 1 1 0 0 0 0 1 1 0 86 4 0 1 0 0 1 0 0 1 1 0 0 CC 5 0 1 0 1 0 1 0 0 1 0 0 A4 6 0 1 1 0 0 1 0 0 0 0 0 A0 7 0 1 1 1 0 0 0 1 1 1 1 8F 8 1 0 0 0 0 0 0 0 0 0 0 80 9 1 0 0 1 0 0 0 0 1 0 0 84 A 1 0 1 0 0 0 0 1 0 0 0 88 b 1 0 1 1 1 1 0 0 0 0 0 E0 C 1 1 0 0 0 1 1 0 0 0 1 B1 d 1 1 0 1 1 0 0 0 0 1 0 C2 E 1 1 1 0 0 1 1 0 0 0 0 B0 F 1 1 1 1 0 1 1 1 0 0 0 B8 这是一个组合逻辑电路，可以考虑用always，或者assign 语句设计。 3）消抖模块 （1）按键抖动的产生原因： 通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。 图2-3 按键抖动波形图 （2）本次实验提供的消抖模块简介 图2-4 消抖模块框图 电平检查模块：检测输入的按键是否被按下或者释放，并分别将H2L_Sig,L2H_Sig拉高，并随后拉低，给出按键的操作信息。 延时模块：对输入的信号变化时刻进行计时并观察信号的变换情况，对输出端口进行恰当地赋值。 二、实验步骤 1、建立工程：file-New Project。 2、建立新Veri