组合测试集（设计题）.docVIP

第1、2章 07081A 08091A 08091B 三. 设计题 运算器 08091A 1.试使用一位全加器FA及逻辑门，设计一个无溢出检测逻辑的四位行波进位补码加减法器，要求画出相应的的逻辑结构图，并计算最长延迟时间。 解： 无溢出检测逻辑时，最长延迟时间为： ta＝3T+3T+( 4-1 )·2T＋3T＝15 T 08091B 1. 基于实验设备(TDN-CM)，设计一个单总线运算器, 要求画出该运算器的数据通路图（即实验原理图）。 存储器 07081A【例3】　CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线8根(D7—D0)，控制总线中和主存有关的信号有MREQ(允许访存， 低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)和CPU 的连接，说明选哪些存储器芯片，选多少片。 6分 主存地址空间分布如图所示。 　　　　　　　　　　 　　根据给定条件，选用EPROM：8K×8位芯片1片。SRAM：8K×8位芯片3片，2K×8位芯片1片。3∶8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K×8位芯片还需加门电路译码。主存储器的组成和CPU连接逻辑图如图所示，详细框图请参看教材。　　　　 　　　　　　　　　　　　　　图3.24　主存储器组成和CPU的连接逻辑图 ( 0000-3FFF 10片8K×8位RAM芯片 ( 6000-FFFF / 40K RAM 扩展方式： 2片 (（位扩展）( 8K×8位 – 组（组内共片选、读写信号） 5组 (（字扩展）( 64K×32位 – 存储器 地址总线： 216 = 64, 共需16位 数据总线： 16位 地址结构及译码方案： 用高三位地址译码产生8K组选择信号（23 = 8，8×8K = 64K）。 A15 A14 A13 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 其中，Y0+Y1 作为位于0000-3FFF的16K ROM 片选择信号 Y2 空置 ( 4000-5FFF 8K 空 Y3 、Y4 、Y5 、Y6 、Y7 分别作为位于6000-FFFF的各组选择信号 片内地址： ROM 的地址输入为 A13 A12 A11 … A0 每组的RAM的地址输入为 A12 A11 … A0 存储器逻辑框图及其和CPU的连接： 07081B习题3(1)．用16K×8位的DRAM芯片组成64K×32位存储器，请画出该存储器的组成逻组框图。 解： 组成64K×32位存储器所需16K×8位的DRAM芯片数量： ( 64/16 )×(32/8 ) = 16 片 扩展方式： 4片 (（位扩展）( 16K×32位 – 组（组内共片选信号） 4组 (（字扩展）( 64K×32位 – 存储器 地址总线: 216 = 64, 共需16位, 其中高2位（22 = 4）用于产生小组片选信号。 数据总线: 32位 译 码 器: 2 : 4 存储器逻辑框图: 08091A习题3(1)/修改．用16K×8位的DRAM芯片组成64K×16位存储器，请画出该存储器的组成逻辑框图。 解： 组成64K×16位存储器所需16K×8位的DRAM芯片数量： ( 64/16 )×(16/8 ) = 8 片 扩展方式： 2片 (（位扩展）( 16K×16位 – 组（组内共片选信号） 4组 (（字扩展）( 64K×16位 – 存储器 地址总线: 216 = 64, 共需16位, 其中高2位（22 = 4）用于产生小组片选信号。 数据总线: 16位 译 码 器: 2 : 4 存储器逻辑框图: （11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。 要求：完成A组跨接端和B组跨接端内部的正确连接，以便使地址