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深圳大学信息工程学院 数字系统设计（Verilog） ——简单的纯组合逻辑模块 深圳大学信息工程学院 本章提要 加法器 乘法器 比较器 多路器 总线和总线操作 加法器 深圳大学信息工程学院 =1 =1 ≥1 真 值 表 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 表达式： 用一位全加器组成四位全加器 module FullAdder (A, B, Cin, SUM, Cout); input A, B, Cin; output SUM, Cout; assign SUM = A ^ B ^ Cin; assign Cout = (A B) | (A Cin) | (B Cin); endmodule 用一位全加器组成四位全加器 module ADDER4BIT ( Ain, Bin, SUM, OVF); input [3:0] Ain, Bin; output [3:0] SUM; wire [2:0] CY; output OVF; FullAdder U0 (Ain[0], Bin[0], 0, SUM[0], CY[0]); FullAdder U1 (Ain[1], Bin[1], CY[0], SUM[1], CY[1]); FullAdder U2 (Ain[2], Bin[2], CY[1], SUM[2], CY[2]); FullAdder U3 (Ain[3], Bin[3], CY[2], SUM[3], OVF); endmodule * module add_4(x,y,sum,c); input [3:0] x,y; output[3:0] sum; output c; assign {c,sum}=x+y; endmodule 拼接 加法器 加法器 多位加法器 例：四位串行进位加法器 结构简单，加数、被加数并行输入，和数并行输出； 各位全加器间的进位需串行传递，速度较慢。 串行进位加法器 超前进位加法器 特点 pipelined加法器 加法器 例：四位超前进位加法器 进位电路 进位电路 进位电路 各位的进位输出信号只与两个相加数有关，而与低位进位信号无关。 * 分类： 并行乘法器 移位相加乘法器 查找表乘法器 加法树乘法器 乘法器 深圳大学信息工程学院 * 1）并行乘法器 module mult(x,y,product) ; input[3:0] x , y ; output[7:0] product ; assign product = x * y ; endmodule 乘法器 并行乘法器可以看作是纯组合逻辑电路，依靠组合逻辑实现两数相乘，这种方法能在输入数据改变时立即得到相乘结果，延时很短，但是耗用的资源随操作数位数的增加而迅速变多。并行乘法器实现代码非常简短，适用于器件内有嵌入式硬件乘法器的情况。 * 查找表乘法器 module Mult3(a,b,clk,outcome); input [3:0] a,b; input clk; output [7:0] outcome; wire [7:0] din; assign din[7:4]=a; assign din[3:0]=b; LMP_ROM u1(.address(din),.clock(clk),.q(outcome)); Endmodule LMP_ROM模块是使用Quartus II自带宏模块自动生成的，其中包含了一个256字节的ROM存储器。 查找表乘法器将乘积结果直接存放在存储器中，将操作数作为地址访问存储器，得到的输出数据就是乘法的结果。查找表乘法器速度只局限于是使用的存储器的存取速度，查找表的规模随操作数位数的增加而迅速增大。如上述例子所示，实现四位操作数乘法需要ROM大小为256字节；若用查找表方式实现八位操作数乘法，则需要存储器大小须增至256K字节。因此，查找表法只适合于操作数位数比较小的情况。 深圳大学信息工程学院 查找表乘法器 1. 1位数值比较器(设计) 数值比较器：对两个二进制数字进行比较（A、B），以判断其大（A B）、小（AB）和相等（A=B）的逻辑电路。 输入：两个一位二进制数 A、B。 输出： F B A =1，表示A大于B F B A =1，表示A小于B F