8-3状态机设计.pptVIP

library ieee; use ieee.std_logic_1164.all; entity tc is port(reset,clk,test_H,test_L:in std_logic; to_hot,to_cool: out std_logic); end tc; architecture rtl of tc is type state is(s0,s1,s2); signal pre_s,next_s:state; begin process(reset,clk) begin if (reset=’1’) then pre_s=s0; elsif (clk’event and clk=’1’) then pre_s=next_s; else null; end if; end process; 第8章 基于VHDL基本数字电路设计 * * 一、状态机概述 1、状态机的基本结构和功能 （1）基本结构 状态 译码器 状态 寄存器 输出 译码器 输入 输出 状态 第8章 基于VHDL基本数字电路设计 （2）基本操作 状态机的内部状态转换：状态机需要经历一系列的状态转换，下一状态由状态译码器根据当前状态和输入信号决定。 产生输出信号序列：状态机的输出信号由输出译码器根据当前状态和输入信号来决定。 第8章 基于VHDL基本数字电路设计 （3）状态机的分类 状态机在产生输出的过程中，根据是否使用输入信号可以将状态机分为Moore型状态机和Mealy型状态机。 Moore型状态机的输出信号仅与当前状态有关，而与状态机的输入信号无关； 而Mealy型状态机的输出信号不仅与状态机的当前状态有关，而且还与状态机的输入信号有关。 第8章 基于VHDL基本数字电路设计 （4）状态机的功能 CPU在实现控制功能的过程中，一般需要很多的操作指令步和硬件操作单元； 而在状态机中，控制状态存储在多个触发器中，表示状态转移和控制功能的代码存储在门级网络中。 状态机逻辑十分适用于可编程逻辑器件。通过恰当的VHDL描述和EDA工具的综合，一般可以生成性能优良的状态机使其在运行时间、运行速度和占用资源等方面优于CPU实现的设计方案。 第8章 基于VHDL基本数字电路设计 （5）状态机与数字系统中控制单元的关系 状态机的每一个状态对应于控制单元的一个控制步；状态机中的次态和输出对应于控制单元中与每一个控制步有关的控制条件。 第8章 基于VHDL基本数字电路设计 2、状态机的表示方法 状态图、状态表和流程图。 （1）状态图表示方法 state E state B state A state C state D in/out in/out in/out in/out in/out in/out 第8章 基于VHDL基本数字电路设计 （2）Moore型状态机和 Mealy型状态机的表示方法 state A 00 state B 01 state A state B I1/01 第8章 基于VHDL基本数字电路设计 （3）状态图的原则 状态图中应该包括全部的状态，包括“空闲”状态； 脱离一个状态的所有转换的逻辑或值应该为真，这是检验进入一个状态后能否跳出该状态的一个简单方法； 验证脱离状态的转换的异或是否为真，这是保证在任何时候不会同时激活两个脱离状态的转换； 如果一个状态不是在每个过程发生变化，则可以插入自身循环，换句话说，当控制器进入一个状态且等待直到某一个条件发生时，可以插入一个适当的自身循环转换。 第8章 基于VHDL基本数字电路设计 3、状态机的设计步骤 （1）依据具体的设计原则，确定是采用Moore型状态机还是Mealy型状态机； （2）分析设计要求，列出状态机的所有状态，并对每一个状态进行状态编码； （3）根据状态转移关系和输出函数画出所要设计状态机的状态图； （4）根据所画的状态图，采用硬件描述语言对状态机进行描述。 第8章 基于VHDL基本数字电路设计 二、Moore型状态机的设计 1、状态机的建立过程 例： 设计一存储控制器状态机。 （1）设计要求 （2）工作过程 （3）确定存储控制器状态机的状态 （4）画出状态图 （5）状态机的输出逻辑 第8章 基于VHDL基本数字电路设计 二、Moore型状态机的设计 1、状态机的建立过程 （1）