基于FPA的七段数码管显示设计.doc

成 绩 批阅教师 日 期 FPGA设计报告 课程名称 FPGA 应用技术 专业班级 电信1012 学 号 2010118504151 学生姓名 刘 勇 任课教师 叶 哲 江 2013 年 11 月 1 日 目录 一 设计原理 1 二 设计目的 1 （1） 熟悉ISE9.1开发环境，掌握实验流程 1 （2） 熟悉SEED-XDTK XUPV2Pro实验环境 1 （3） 熟悉用ChipScope观测信号 1 （4） 了解Verilog HDL语言在FPGA中的使用 1 （5） 了解七段数码管显示译码器硬件语言实现 1 三 设计内容 1 （1）根据设计流程将实验在软件和开发板上通过，进行仿真 1 （2）用ChipScope进行观测信号 1 四 设计准备 1 （1通过USB下载电缆将计算机USB口及XUPV2Pro板的J8连接好 1 （2）启动计算机后，将XUPV2Pro实验箱电源打开 1 五 设计框图 1 （1）设计输入代码 2 （2）功能仿真 2 （3）设计实现后下载码流 3 （4）用ChipScope观测信号 3 （5）ChipScope工作的流程 3 1）用核生成法启动ChipScope pro core generato 3 2）例化ICON核、ILA核和VIO核 3 3）引脚约束 4 4）进行综合、下载。 4 5）启动ChipScope Analyzer进行观测 5 六 设计结果 5 （1）仿真结果 5 （2）程序下载 5 （3）用ChipScope观测实验，VIO核实时控制 6 七 设计分析 7 附连接例化后的代码 8 一 设计原理 七段数码管的各数码段分布及排序如图1.1所示，每个数码段通过限流电阻和译码开关(译码开关泛指能起到开关作用的器件，如三级管、集成电路、普通开关、接插件)相互并联，然后与电源联接，由译码开关译码，译码开关导通，表示与该译码开关相联的数码段显示；译码开关关断，表示与该译码开关相联的数码段不显示，数码段不同的显示组合，就可显示“0～9”10个阿拉伯数字。 图 1.1 二 设计目的 （1） 熟悉ISE9.1开发环境，掌握实验流程。 （2） 熟悉SEED-XDTK XUPV2Pro实验环境。 （3） 熟悉用ChipScope观测信号。 （4） 了解Verilog HDL语言在FPGA中的使用。 （5） 了解七段数码管显示译码器硬件语言实现。 三 设计内容 （1）根据设计流程将实验在软件和开发板上通过，进行仿真。 （2）用ChipScope进行观测信号。 四 设计准备 （1） 通过USB下载电缆将计算机USB口及XUPV2Pro板的J8连接好。 （2）启动计算机后，将XUPV2Pro实验箱电源打开。观察XUPV2Pro板上的+2.5V, +3.3V, +1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。 五 设计框图 译码器设计流程如图1.2所示。 图 1.2 （1）设计输入代码 （2）功能仿真 在ISE9.1软件中输入七段数码管的Verilog语言代码，由Test Bench WaveForm添加激励源，进入测试波形编辑窗口，对输入信号D3, D2, D1, D0进行编辑，这里依次取D3D2D1D0为0000, 0001, 0010, 0011，一直到1000，即对应十进制数的0～8，也可以随便取值，这里只是为了方便观察输出结果，图形如图1.3所示。 图 1.3 功能仿真波形如图1.4所示。 图 1.4 分析功能仿真波形，可以看出输出对应的是0, 1, 2, 3, 4, 5, 6, 7, 8，说明输出结果与输入对应的是一致的，仿真结果正确。 功能仿真之后进行综合，观察如图1.5所示的RTC视图。 图 1.5 （3）设计实现后下载码流，将生成的decode4_7.bit文件下载到板卡上，如图1.6所示。 图 1.6 （4）用Chip