EDA和数字系统设计.pptVIP

EDA与数字系统设计;几点注意： 1、遵守实验室纪律，保持实验室环境，注意电脑病毒。每次实验开始前先签到，完成后汇报实验结果，结束后必须整理实验台。 2、原则上不允许互借器件，尤其不要用U盘互拷文件。所有工程文件夹建立在桌面上，不要乱翻硬盘里其他文件夹，可能激活残留的病毒。 3、及时备份，不要随意覆盖存档。 4、每天及时总结整理报告文档。;课程时间安排;FPGA ;Ⅰ QuartusⅡ上手 ;File - New Project Wizard;Next;Next;Ⅰ QuartusⅡ上手 ;File - New - Block Diagram/Schematic File ;加入模块;加入一个输入引脚，一个非门，一个输出引脚：;给引脚命名将方便后面的操作。 另外还有一个好处：在系统中，两个引脚只要名称相同，即认为它们是相连的。因此在电路器件较多连线交错的情况下，采用这种“虚连”的方法，可以大大降低工作量和错误率，也使得电路更简洁清爽。;Ⅰ QuartusⅡ上手 ; ;Ⅰ QuartusⅡ上手 ;Assignments - Pins，或者：;Ⅰ QuartusⅡ上手 ;如果没有硬件，可以建立一个时序仿真来检验工程的效果。这不是一个必须的过程，但在Debug的时候非常有用。 File - New - Vector Wave File ，如下图所示：;可以对工程中所有引脚逻辑进行仿真，也可仅对其中部分引脚进行仿真，但选择的部分引脚必须满足所仿输出引脚的逻辑充分性。;在加给定信号之前，先设置仿真时间。 Edit - End Time ，在该窗口中设置仿真的时间长短。;接下来就是给要仿真的输入引脚加给定信号。注意若输出引脚也加入给定信号的话，仿真就失去意义了。;给定高/低电平，只需要拖选时间轴上特定区域，点击“激励源”上需要的信号就可以了。 对于时钟信号则需要设置“起止时间”，“周期”，“相位”及“占空比”。;Processing - Start Simulation，系统开始对电路进行仿真。或者：;Ⅰ QuartusⅡ上手 ;Tools - Programmer ,或者：;Ⅱ 模块封装/调用 ;Ⅲ VHDL语言 ; library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jsq34 is port(clk,reset:in std_logic; qh,ql:buffer std_logic_vector (3 downto 0)); end jsq34; architecture one of jsq34 is begin process (clk,reset) begin if(reset=0) then qh=0011;ql=0100; elsif (clkevent and clk=1) then if (qh=0000 and ql=0001)then qh=0011;ql=0100; elsif (ql=0000)then qh=qh-1;ql=1001; else ql=ql-1;;数字钟实验;设计要求;主控电路 计数器模块 数码管显示 ;总体框图 ; 正常走时计数器模块：; 校时电路：;“断开自动脉冲，转接手动脉冲”的基本思想就是“选通”，实际就是一个最简单的“1-2译码器”：; 闹铃模块: ;扬 声 器; 模块精简: ;设置一个随“功能键”的输入增计的五进制计数器，与相应电路配合。除了计数器+1之外所有模式切换，例如调时、闹钟设置均由这一个键选择。;交通信号灯控制器;任务与要求;氓跳镁萍浦剐辕堪樱佰杭疯铀垦皱泞芯酋监戈约做檄嘶挪貉舌圆寅播榨斤EDA和数字系统设计EDA和数字系统设计;设计思路;设计思路;恐址咋络诧挤其喉疙浓研喜歼蠢盔眼沿讨疤战践追盅屑居扶唁濒祥曰窄井EDA和数字系统设计EDA和数字系统设计;具体设计;设： A：主干道车辆情况，有车为“1”，无车为“0” B：支干道车辆情况，有车为“1”，无车为“0” C：45秒定时信号，45秒定时已到为“1”，45秒定时未到为“0” D：25秒定时信号，25秒定时已到为“1”，25秒定时未到为“0” E：5秒定时信号，5秒定时已到为“1”，5秒定时未到为“0” ;S0;状态编码： S0=00 S1=01 S2=11 S3=10 若选JK触发器，其输出为Q2 Q1 则状态表为： A B C D E Q2n Q