第7章调试系统任务和.pptVIP

第7章 调试用系统任务和常用编译预处理语句;7.1 系统任务 $monitor;7.2 时间度量系统函数$time和$realtime;`timescale 10ns/1ns module ex7_1; reg set; parameter p=1.6; initial begin $monitor($time,,set=,set); #p set=0; #p set=1; end endmodule;`timescale 10ns/1ns module ex7_2; reg set; parameter p=1.6; initial begin $monitor($realtime,,set=,set); #p set=0; #p set=1; end endmodule;7.3 系统任务$finish;7.4 系统任务$stop;7.5系统任务$readmemb和$readmemh;在这两个系统任务中，被读取的数据文件的内容只能包含：空白位置(空格，换行，制表格(tab))，注释行(//形式的和/*...*/形式的都允许)，二进制或十六进制的数字。 数字中不能包含位宽说明和格式说明，对于$readmemb系统任务，每个数字必须是二进制数字，对于$readmemh系统任务，每个数字必须是十六进制数字。 数字中不定值x或X，高阻值z或Z，和下划线_的使用方法及代表的意义与一般Verilog HDL程序中的用法及意义是一样的。另外数字必须用空白位置或注释行来分隔开。;init.dat的内容 @00200000000 @006 1111zzzz /*因为数据文件里的数据少，因此给出警告*/ module test2_read; reg[7:0] memory[0:7]; integer i; initial begin $readmemb(init.dat,memory,0,7); for(i=0;i=7;i=i+1) $display(Memory [%d]=%b,i,memory[i]); end endmodule ;# ** Warning: (vsim-PLI-3408) Too few data words read at line 7 of init.dat. Expected 8, found 6. : C:/Modeltech_6.0/examples/verilog6/ch6/test2_read.v(9) # Time: 0 ns Iteration: 0 Instance: /test2_read # Memory [ 0]=xxxxxxxx # Memory [ 1]=xxxxxxxx # Memory [ 2]# Memory [ 3]# Memory [ 4]# Memory [ 5]# Memory [ 6]=1111zzzz # Memory [ 7]/*本程序仿真时因为数据文件中的地址在系统任务之地址参数说明的范围之外，因此提示警告。*/ module test_read; reg[7:0] memory[0:7]; integer i; initial begin $readmemb(init.dat,memory,2,5); for(i=0;i=7;i=i+1) $display(Memory [%d]=%b,i,memory[i]); end endmodule ;# ** Warning: (vsim-PLI-3412) Address (6) is out of bounds ([2:5]) at line 6 of init.dat. : C:/Modeltech_6.0/examples/verilog6/ch6/test_read.v(8) # Time: 0 ns Iteration: 0 Instance: /test_read # Memory [ 0]=xxxxxxxx # Memory [ 1]=xxxxxxxx # Memory [ 2]# Memory [ 3]# Memory [