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2.6.1 Verilog基本模块1．触发器的Verilog实现时序电路是高速电路的主要应用类型，其特点是任意时刻电路产生的稳定输出不仅与当前的输入有关，而且还与电路过去时刻的输入有关。时序电路的基本单元就是触发器。下面介绍几种常见同步触发器的Verilog实现。 同步RS触发器 RS触发器分为同步触发器和异步触发器，二者的区别在于同步触发器有一个时钟端clk，只有在时钟端的信号上升（正触发）或下降（负触发）时，触发器的输出才会发生变化。下面以正触发为例，给出其Verilog代码实现。例2-15 正触发型同步RS触发器的Verilog实现。module sy_rs_ff (clk, r, s, q, qb); input clk, r, s; output q, qb; reg q; assign qb = ~ q; always @(posedge clk) begin case({r, s}) 2b00: q = 0; 2b01: q = 1;  2b10: q = 0; 2b11: q = 1bx; endcase endendmodule上述程序经过综合Synplify Pro后，其RTL级结构如图2-2所示。 图2-2 同步RS触发器的RTL结构图 在ModelSim 6.2b中完成仿真，其结果如图2-3所示 图2-3 同步RS触发器的仿真结果示意图 同步T触发器 T触发器也分为同步触发器和异步触发器，二者的区别在于同步T触发器多了一个时钟端。同步T触发器的逻辑功能为：当时钟clk沿到来时，如果T=0，则触发器状态保持不变；否则，触发器输出端反转。R为复位端，当其为高电平时，输出Q与时钟无关，Q=0。例2-16 同步T触发器的Verilog实现。module sy_t_ff(clk, r, t, q, qb); input clk, r, t; output q, qb; reg q; assign qb = ~q; always @(posedge clk) begin if(r) q = 0;  else q = ~q; endendmodule 上述程序经过综合Synplify Pro后，其RTL级结构如图2-4所示。 图2-4 同步T触发器电路的RTL结构图 在ModelSim 6.2b中完成仿真，其结果如图2-5所示 图2-5 同步T触发器的仿真结果示意图 同步D触发器 同步D触发器的功能为： D输入只能在时序信号clk的沿变化时才能被写入到存储器中，替换以前的值，常用于数据延迟以及数据存储模块中。例2-17 同步D触发器的Verilog实现。module sy_d_ff(clk, d, q, qb); input clk, d; output q, qb; reg q; assign qb = ~q; always @(posedge clk) begin q = d; endendmodule上述程序经过综合Synplify Pro后，其RTL级结构如图2-6所示。 图2-6 同步D触发器的RTL结构图 在ModelSim 6.2b中完成仿真，其结果如图2-7所示 图2-7 同步D触发器的仿真结果示意图 同步JK触发器 JK触发器是在RS触发器的基础上发展而来的，常用于实现计数器。当clk=0时，触发器不工作，处于保持状态。当时钟clk=1时，触发器的功能如下：当JK为00、01以及10时实现RS触发器的功能；当JK为11时实现T触发器的功能。例2-18 同步JK触发器的Verilog实现。module sy_jk_ff(clk, j, k, q, qb); input clk, i, k; output q, qb; reg