EDA(一).doc

EDA技术应用 实验一 1位全加器原理图输入设计 一、实验目的 学习Quartus II原理图输入设计方法和步骤，掌握应用EL-SOPC4000实验系统，将设计项目编程下载到可编程器件，并进行硬测试，验证设计的正确性。 二、实验原理 1位全加器可以用两个半加器及一个或门连接而成，因此需首先完成半加器的设计。 （1）半加器原理图设计 半加器只考虑了两个加数（a、b）本身，而没有考虑由低位来的进位，所以称为“半加”，输出so表示和数，co表示进位数。 一位半加器的加法运算可用真值表4-1-1来表示： 表4-1-1 半加器的真值表 被加数a 加数b 和数so 进位数co 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 由真值表得逻辑表示式为： 由逻辑表达式可画出半加器原理图。 （2）全加器原理图设计 全加器能进行被加数（ain）、加数（bin）和由低位来的进位（cin）三者相加，得出求和结果（sum）并给出该位的进位信号（cout）。 一位全加器的加法运算可用如下真值表4-1-2来表示： 表4-1-2 全加器的真值表 被加数ain 加数bin 低位进位cin 和数sum 进位数cout 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 由真值表得逻辑表示式为： 由逻辑表达式可利用封装的半加器元件来画出全加器原理图。 三、实验内容 （1）利用Quartus II进行1位半加器的原理图输入设计。对其进行编辑、编译、综合、适配、仿真，并且进行元件封装入库。 （2）利用半加器元件进行1位全加器的原理图输入设计。对其进行编辑、编译、综合、适配、仿真，并进行引脚锁定以及硬件下载测试。引脚锁定以及硬件下载测试：功能选择位M[3..0]状态为0001，即16位拨码SW1—SW16被选中输出到总线D[15..0] 。输入信号、、分别对应SW1—SW，对应IO—IO2。 实验接线：IO—IO2用导线连接L1—L，LED高电平点亮，改变拨码开关的状态，参照表4--2，观察实验结果。 四、预习要求 （1）完成半加器和全加器的原理图设计； （2）与实验方法五、报告要求 实验报告包括：实验原理、过程、仿真波形，以及硬件测试结果；思考题。 六、思考题 在实验一的启发下，如何用原理图输入设计法实现4位全加器？ PORT A信号分配PORT A FPGA管脚 信号 PORT A FPGA管脚 信号 PIN_1 +5V PIN_2 +5V PIN_3 GND PIN_4 GND PIN_5 PIN_B3 D0 PIN_6 PIN_A4 D1 PIN_7 PIN_B4 D2 PIN_8 PIN_A5 D3 PIN_9 PIN_A14 D4 PIN_10 PIN_B14 D5 PIN_11 PIN_B11 D6 PIN_12 PIN_B10 D7 PIN_13 PIN_P14 D8 PIN_14 PIN_R14 D9 PIN_15 PIN_N14 D10 PIN_16 PIN_K16 D11 PIN_17 PIN_K15 D12 PIN_18 PIN_L16 D13 PIN_19 PIN_L15 D14 PIN_20 PIN_N16 D15 PIN_21 PIN_C9 A0 PIN_22 PIN_D3 A1 PIN_23 PIN_A2 A2 PIN_24 PIN_C3 A3 PIN_25 PIN_A3 A4 PIN_26 PIN_B5 A5 PIN_27 PIN_A6 A6 PIN_28 PIN_B6 A7 PORT A FPGA管脚 信号 PORT A FPGA管脚 信号 PIN_29 PIN_A7 A8 PIN_30 PIN_B7 A9 PIN_31 PIN_A11 A10 PIN_32 PIN_B12 A11 PIN_33 PIN_A12 A12 PIN_34 PIN_B13 A13 PIN_35 PIN_A13 A14 PIN_36 PIN_D5 A15 PIN_37 PIN_C11 PIN_38 PIN_J13 PIN_39 PIN_D12 PIN_40 PIN_D11 PIN_41 PIN_E9 PIN_42 PIN_E11 PIN_43 PIN_R16 PIN_44 PIN_N15 PIN_45 PIN_P16 PIN_46 PIN_P15 PIN_47 PIN_48 PIN_49 PIN_F8 PIN_50 PIN_F8 PIN_51 PIN_52 PIN_53 PIN_54 PIN_55 PI