第八章 工艺集成与封装.ppt

15.为了得到好的界面性质，在高介电常数材料与衬底间需淀积一层缓冲层，试计算出其等效氧化层厚度。假设堆叠栅极介电层结构为 (a)0.5nm氮化硅的缓冲层； (b)10nm的Ta2O5。 16.试描述LOCOS技术的缺点及浅沟槽隔离技术的优点。 17.用于MESFET工艺图(f)中的聚酰亚胺的目的是什么? 18.为什么在GaAs上不易制作双极型晶体管与MOSFET? 19.(a)试计算位于0.5μm厚的热氧化层上0.5μm厚的铝导线的RC时间常数。导线长度与宽度分别为lcm和1μm，导线阻值为10-5Ω?cm。(b)对于相同尺寸的多晶硅导线(R口=30Ω/□)，RC时间常数为多少? 20.为什么对于一个系统整合芯片(SOC)，需要多种氧化层厚度? 21.通常需要一层缓冲层位于高介电常数的Ta2O5与硅衬底之间．试计算当堆叠栅极介电层为一位于氮化硅缓冲层(k=7，厚度l0?)上的75 ?厚的Ta2O5(k=25)时，有效氧化层厚度为多少?对于一缓冲层为SiO2(k=3.9，厚度5 ?)时，等效氧化层厚度又是多少? 本章习题 * Campbell：P466。 随着微电子工艺的发展，封装密度和集成度越来越高，产生闩锁效应的可能性会越来越大，闩锁效应产生的过度电流可能对芯片产生永久性破坏。 d. Pad oxide. f.之后除去Si3N4/SiO2层，进行栅氧化 g.阀值电压调整通过离子注入实现. 采用硼离子注入，之后除去栅牺牲氧化层，生长栅氧化层 i.砷比磷和锑有较低的扩散率.采用多晶硅栅极，实现源、漏、多晶硅栅极的自对准离子注入掺杂 l.磷硅玻璃回流是为了使接触孔顶部边缘平滑，改善金属台阶覆盖性；钝化采用厚SiO2或Si3N4。 相对于单阱技术而言，双阱技术可以单独调整NMOS和PMOS的参数，使CMOS达到最佳性能； 采用双阱，使NMOS和PMOS的距离可以更近，有待于集成度的提高； 双阱技术是在高掺杂埋层上，生长外延层，然后在外延层中形成双阱。埋层可以减弱寄生闩锁效应。 使电极重叠最小化，减小寄生电容。 b. N+埋层推进，产生的厚氧化层自对准进行P+埋层离子注入。 d.可采用与N+埋层相同的版图，分别用作PMOS制备和NPN晶体管的集电区. e. N阱推进之后，产生的厚氧化层自对准进行P阱离子注入 f.去除氧化层，重新生长衬垫氧化层和氮化硅层，光刻有源区，然后进行场注入隔离 h.基区硼注入之后，除去有源区氧化层，生长栅氧化层 i.掺杂多晶硅作为发射极的扩散源 j.同时进行NPN集电区再次掺杂 * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ * ①②③④⑤⑥⑦⑧⑧ 封装 方法。密封型：焊接封装；焊料封装（焊接盖封装）；CERDIP封装。非密封型：树脂压模；顶部滴胶封装 金属罐（焊接封装）：比较早的封装方式，适合于分立器件或小规模集成电路。 预制的陶瓷封装体封装：金属盖或者陶瓷盖。 CERDIP封装：比较早的封装方式，适合于分立器件或小规模集成电路。 树脂塑封体：塑料封装。 引脚电镀 封装体封装完毕的一个重要特征是完成对引脚的加工。大多数的封装体的引脚被镀上一层铅锡合金。 引脚切筋成型 将引脚与引脚之间多余的连筋去掉。 8.6 封装技术 外部打磨 将塑料封体外壳的多余毛刺去掉，方法：物理；化学法 封装体印字。方法：墨印法，适合所有封装材料且粘附性好；激光印字法，适合于塑料封装体的印字方法。 终测 在器件封装的结尾，加工完毕的封装器件要经过一系列的环境、电性和可靠性测试，有时可能只是抽样测试。 环境测试。目的：清除出有缺陷的（芯片松动、污染物和粘片凹腔内的尘埃）或者密封不严的封装器件；准备工作：稳定性烧烤一段时间（150度、连续24个小时），将封装器件中所有可挥发性的物质去除掉。温度循环：受测器件被载入测试室内，在高低两个极端的温度下循环，缺陷恶化以便在电性测试中发现。持续加速测试：载入离心机中加速。密封测试：总体检漏法。 8.6 封装技术 电性测试。 动机：验证经过晶圆电测过的良品芯片没有被以后的封装工序搞坏。参数测试（输入输出电压、电容、电流）；功能性测试 老化测试。 可选，高可靠性器件必须进行老化测试。 目的：加剧芯片与封装体内部的电性连接的性能，驱使芯片体上所有污染物跑到正在运行的电路上，导致失效。 方法：器件插入到插件座中，安装在有温度循环