10常用组合逻辑模块(三)课件.ppt

*;*;*;*;*;*;*;*;*;*;*;*;*;*;用于设计复杂的、多层次的设计。支持设计库和设计的重复使用 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 VHDL有良好的可读性，容易理解。;运行的基础 计算机语言是在CPU＋RAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字电路 执行方式 计算机语言多是以串行的方式执行 VHDL在总体上是以并行方式工作 验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系;*;库（LIBRARY）——存放预先设计好的程序包和数据的集合体。 程序包（PACKAGE）——将已定义的数据类型、元件调用说明及子程序收集在一起，供VHDL设计实体共享和调用，若干个包则形成库。;IEEE库包括：STD_LOGIC_1164 STD_LOGIC_ARITH——是SYNOPSYS公司加入IEEE库程序包，包括： STD_LOGIC_SIGNED（有符号数） STD_LOGIC_UNSIGNED（无符号数） STD_LOGIC_SMALL_INT(小整型数) VHDL ’87版本使用IEEE STD 1076-1987 语法标准 VHDL ’93版本使用IEEE STD 1076-1993 语法标准 ;例：LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL 描述器件的输入、输出端口数据类型中将要用到的IEEE的标准库中的STD_LOGIC_1164程序包。;格式： ENTITY 实体名 IS [类属参数说明] [端口说明] END 实体名； ;（2）端口说明是描述器件的外部接口信号的说明，相当于器件的引脚说明。其格式为： PORT（端口名{，端口名}：方向 数据类型名； 端口名{，端口名}：方向 数据类型名）； ;端口方向包括： IN； --输入， 符号： OUT； --输出， 符号： INOUT；--双向， 符号： BUFFER； --具有读功能的输出，符号：;*;基本设计单元的实体，用于指明设计基本单元的行为、元件及内部连接关系，即定义设计单元的功能。 ;例如：或门的结构体 ARCHITECTURE or1 OF temp1 IS SIGNAL y：STD_LOGIC； BEGIN y=a OR b； END ARCHITECTURE or1；;*;进程语句是并行处理语句，即各个进程是同时处理的，在一个结构体中多个Process语句是同时并发运行的。;ARCHITECTURE multiple_wait OF tests IS SIGNAL a,b:bit:=‘0’; BEGIN P1:PROCESS BEGIN WAIT ON a; WAIT ON b; WAIT FOR 0ns; WAIT; END PROCESS p1; END ACHITECTURE multiple_wait;;ARCHITECTURE　sensitivity_list OF tests IS SIGNAL a,b:bit:=‘0’; BEGIN p1:PROCESS(a) BEGIN WAIT ON b; WAIT FOR 0ns; WAIT; END PROCESS p1; END ARCHITECTURE sensitivity_list;;ARCHITECTUTE　behav OF half_adder IS BEGIN Padder:PROCESS(a,b) BEGIN sum=a XOR b AFTER 5ns; carry=a AND b AFTER 5ns; ENDPROCESS Padder; END behav;;进程是一个无限循环的硬件行为的描述。当进程执行完最后一个语句时，在敏感信号的触发下，又开始重复执行，这个模块就这样永无修止地工作。但是如果没有敏感信号的变化，这个进程就不会工作。;把特定的结构体关联（指定给）一个确定的实体，为大型系统的设计提供管理和工程组织。;*;特征： 顺序语句只能出现在进程或子程序、块中 顺序语句描述的系统行为有时序流、控制流、条件分支和迭代算法等 顺序语句用于定义进程、子程序等的算法 顺序语句的功能操作有算术、逻辑运