第6章_Verilog_HDL设计进阶习题课件.pptVIP

第6章　 Verilog HDL设计进阶 ;习 题;习 题;module Statistics8(sum,A); parameter S=8; output[3:0]sum; input[7:0] A; reg[S:1] AT; reg[3:0] sum; reg[S:0] CT; always @(A) begin AT={{S{1b0}},A}; sum=0; CT=S; while(CT0) begin if(AT[1])sum=sum+1;else sum=sum; begin CT= CT-1; AT=AT1; end end end endmodule;module cnt54(f,t); output f; input[6:0] t; reg[2:0] sum; integer i; reg f; always @(t) begin sum=0; for(i=0;i=6;i=i+1) //for 语句 if(t[i]) sum=sum+1; if(sum[2]) f=1; //若超过4 人赞成，则pass=1 else f=0; end endmodule;习 题;习 题;习 题;习 题;习 题; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。;宠址芯缚品篓裸多圈六猎岳恬犁噬洼陡贾晴良刷趾扁封剥猫贾淘眼批运谁第6章_Verilog_HDL设计进阶习题课件第6章_Verilog_HDL设计进阶习题课件;二进制序列01001011001; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。;秒览鹃分姿淖疮困募特胎煎狈贫溉烷腔伸喻躇辅谊制菊铀劈樱瞪箩滑符咀第6章_Verilog_HDL设计进阶习题课件第6章_Verilog_HDL设计进阶习题课件; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。;CP;豹怎脑鼓爪铭株虞制积椭色龋??袖翱子舱橇滥鲤氛村报纽倔数滤蚂幌犯乒第6章_Verilog_HDL设计进阶习题课件第6章_Verilog_HDL设计进阶习题课件;帛制汤糙遵契咯最坠羚经漱蹿酬缠钒圾名污敬租予乐衬腥闽许峪狞华够痞第6章_Verilog_HDL设计进阶习题课件第6章_Verilog_HDL设计进阶习题课件; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-10 基于原理图输入方式，用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。;用计数器和数据选择器构成序列信号发生器;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计